特征

•單個(gè)3.3V電源

•高性能時(shí)鐘發(fā)生器，包括集成頻率合成器的晶體振蕩器電路

•低輸出抖動，低至380 fs（rms集成在10 kHz–20 MHz之間）

•高頻下的低相位噪聲；在708 MHz時(shí)，在10 kHz時(shí)小于-109 dBc/Hz，在10 MHz偏移下小于-146 dBc/Hz

•支持27.35 MHz到38.33 MHz之間的晶體頻率

•輸出頻率范圍從10.9 MHz到766.7 MHz，從875.2 MHz到1175 MHz

•低壓差分信號（LVDS）輸出，100-Ω差分片外終端，10.9-MHz至400 MHz頻率范圍

•差分低壓正射極耦合邏輯（LVPECL）輸出，10.9-MHz至1.175-GHz頻率范圍

•兩個(gè)完全集成的壓控振蕩器（VCO）支持寬輸出頻率范圍

•全集成可編程環(huán)路濾波器

•LVDS模式下的典型功耗為240兆瓦，LVPECL模式下為300兆瓦

•芯片啟用控制引腳

•簡單的串行接口允許在制造后編程

•集成片上非易失性存儲器（EEPROM），無需向設(shè)備施加高壓即可存儲設(shè)置

•模具或QFN24包裝

•ESD保護(hù)超過2 kV HBM

•工業(yè)溫度范圍–40°C至85°C

應(yīng)用

•低成本、高頻晶體振蕩器

說明

CDCE421是一種高性能、低相位噪聲的時(shí)鐘發(fā)生器。它有兩個(gè)完全集成、低噪聲、基于LC的壓控振蕩器（VCO），工作頻率范圍為1.750-2.350-GHz。它有一個(gè)集成晶體振蕩器，與外部AT切晶體一起工作，為基于PLL的頻率合成器產(chǎn)生穩(wěn)定的頻率基準(zhǔn)。

輸出頻率（fout）與輸入晶體（fxtal）的頻率成正比。預(yù)分頻器、反饋分頻器、輸出分頻器和VCO選擇是相對于（fxtal）設(shè)置的（fout）。對于所需頻率（fout），請查看表1，并在同一行中找到相應(yīng)的設(shè)置。使用方程式1計(jì)算所需輸出所需的精確晶體振蕩器頻率。

輸出分配器（1）=1、2、4、8、16或32

反饋分配器（2）=12、16、20或32

（1）、輸出分配器和反饋分配器應(yīng)來自表1中的同一行。

（2）、反饋分頻器根據(jù)表1中的預(yù)分頻器設(shè)置自動設(shè)置。

CDCE421的高級框圖如圖1所示。

CDCE421支持一個(gè)差分LVDS時(shí)鐘輸出或一個(gè)差分LVPECL輸出。

所有設(shè)備設(shè)置可通過德州儀器專有的簡單串行接口進(jìn)行編程。

該裝置在3.3V供電環(huán)境下工作，其特點(diǎn)是在-40°C至85°C之間工作。

CDCE421有模具或QFN-24包裝。

在CDCE421中，反饋分頻器根據(jù)預(yù)分頻器設(shè)置自動設(shè)置。預(yù)分頻器和反饋分頻器的乘積為60或64，如表1所示，以保持控制回路的穩(wěn)定。

設(shè)備設(shè)置和配置

（1）、反饋分頻器根據(jù)預(yù)分頻器設(shè)置自動設(shè)置。

（2）、頻率范圍不連續(xù)

設(shè)備設(shè)置示例

下面的例子說明了計(jì)算產(chǎn)生所需輸出頻率所需的切割晶體頻率的過程。

假設(shè)需要產(chǎn)生622.08MHz的輸出頻率，表1顯示期望的輸出頻率在583.5和680MHz之間。

（1）、反饋分頻器根據(jù)預(yù)分頻器設(shè)置自動設(shè)置。

因此，這意味著設(shè)備必須配置：

VCO=VCO 1

輸出分配器=1

預(yù)分頻器設(shè)置=3

為了確定在這些設(shè)置下獲得622.08MHz所需的正確晶體頻率，將數(shù)值代入方程式1。

AT切頻應(yīng)為31.154 MHz（介于29.174 MHz和32.500 MHz之間）。如表1所示）。

串行接口與控制

CDCE421使用獨(dú)特的德州儀器專有接口協(xié)議，可通過設(shè)備的單個(gè)輸入引腳進(jìn)行配置和編程。架構(gòu)只允許從這個(gè)輸入引腳寫入設(shè)備。讀取寄存器的內(nèi)容可以通過在輸入pin上發(fā)送read命令并監(jiān)視輸出pin（LVDS或LVPECL）來實(shí)現(xiàn)。在輸出引腳不能用于讀取內(nèi)容的情況下，控制接口的軟件必須說明寫入EEPROM的內(nèi)容以及編程時(shí)間。監(jiān)控輸出驗(yàn)證編程模式，并循環(huán)通電設(shè)備驗(yàn)證EEPROM是否保持正確配置。

CDCE421可通過SDATA輸入引腳進(jìn)行配置和編程。為此，方波編程序列必須寫入設(shè)備，如下節(jié)所述。在EEPROM編程階段，設(shè)備需要3.3 V±100 mV的穩(wěn)定VCC，以安全寫入EEPROM單元。每次寫入WordX后，寫入的數(shù)據(jù)被鎖存、生效，并在實(shí)際數(shù)據(jù)存儲到EEPROM之前提供前瞻性。

下表總結(jié)了所有有效的編程命令。

（1）、每個(gè)上升沿都會導(dǎo)致一個(gè)位被鎖定。

（2）、在位之間，可能會出現(xiàn)一些更長的時(shí)間延遲，但這對數(shù)據(jù)沒有影響。

（3）、寫入WordX的長度預(yù)計(jì)為10位。在第10位之后，相應(yīng)的字被鎖存，其效果可以作為前瞻函數(shù)來觀察。

進(jìn)入編程模式

圖3顯示了要寫入SDATA的數(shù)據(jù)的計(jì)時(shí)行為。顯示的順序是00 1100。如果高周期短于t1，則將其解釋為0。如果高周期與t3一樣長，則將其解釋為1。這種行為是通過將輸入信號SDATA按時(shí)間t5轉(zhuǎn)換為信號SDATA_DELAYED來實(shí)現(xiàn)的。如圖3所示，SDATA_DELAYED可用于鎖存（或選通）SDATA。t1–t7、tr和tf的定時(shí)規(guī)范如圖3所示。

EEPROM編程

通過寫入Word0到Word5來加載RAM中的所有寄存器，在返回到狀態(tài)2之后，再進(jìn)入狀態(tài)3（編程EEPROM，不鎖定）或狀態(tài)4（對EEPROM進(jìn)行鎖定編程），Word0–Word5的內(nèi)容保存在EEPROM中。對EEPROM編程時(shí)，在狀態(tài)3或狀態(tài)4下等待10毫秒，然后再轉(zhuǎn)到狀態(tài)2（空閑狀態(tài)）。

注：當(dāng)通過串行總線寫入設(shè)備進(jìn)行功能測試和驗(yàn)證時(shí)，只訪問RAM。

例：6字編程周期及EEPROM編程

下面的序列顯示了如何進(jìn)入編程模式以及如何編寫不同的單詞。單詞0…單詞5的地址以粗體顯示。在單詞address之后，相應(yīng)單詞的有效負(fù)載被記錄下來。在這個(gè)例子中，接下來是從狀態(tài)2→狀態(tài)3跳轉(zhuǎn)進(jìn)入帶有EEPROM鎖的EEPROM編程。在EEPROM編程狀態(tài)下，需要等待至少10毫秒才能安全編程。最后一個(gè)命令是從狀態(tài)3跳轉(zhuǎn)到狀態(tài)1（正常操作）。重新通電并確認(rèn)設(shè)備是否按程序運(yùn)行。

進(jìn)入寄存器回讀模式及相關(guān)時(shí)序圖

與進(jìn)入編程模式序列類似，進(jìn)入寄存器讀回模式寫入SDATA。命令發(fā)出后，SDATA輸入被重新配置為時(shí)鐘輸入。通過應(yīng)用一個(gè)時(shí)鐘，EEPROM內(nèi)容被讀入移位寄存器。現(xiàn)在，通過在SDATA上進(jìn)一步應(yīng)用時(shí)鐘，EEPROM內(nèi)容可以在OUTP/OUTN處時(shí)鐘輸出和觀察。有59位要計(jì)時(shí)。隨著第61個(gè)時(shí)鐘上升沿，輸出/輸出引腳重新配置為正常工作。

下表總結(jié)了輸出比特流的內(nèi)容。需要注意的是：位0首先被打卡。

包裝（模具）

CDCE421有模具或QFN 24針封裝。模具版本墊的位置和編號如圖5所示。

焊盤說明

表2顯示了CDCE421模具的引腳描述。

包裝（QFN24）

CDCE421還采用QFN 24針封裝。顯示了QFN包的占地面積。焊盤位置和編號如圖6所示。

管腳說明

表3顯示了CDCE421 QFN-24封裝的引腳描述。

輸出（LVPECL或LVDS）

CDCE421設(shè)備有兩組輸出驅(qū)動器，LVPECL和LVDS，其中的輸出是線或在一起的。一次只能選擇一個(gè)輸出；另一個(gè)則進(jìn)入高阻抗?fàn)顟B(tài)（Hi-Z）。

如果設(shè)備配置為LVPECL，輸出緩沖器轉(zhuǎn)到Hi-Z，終端電阻確定設(shè)備禁用模式（CE=L）下輸出的狀態(tài)（LVPECLP=LVPECLN=Hi-Z）。如果設(shè)備配置為LVDS模式，如果設(shè)備被禁用（CE=L），輸出將轉(zhuǎn)到Hi-Z。

輸入時(shí)鐘模式下的抖動特性

使用LVCMOS輸入信號驅(qū)動封裝在QFN-24封裝中的CDCE421器件來執(zhí)行抖動特性測試。

對于CDCE421被35.42mhz的外部和更干凈的LVCMOS輸入?yún)⒖嫉那闆r，圖8顯示了在708mhz從100hz到40mhz的輸出的SSB相位噪聲圖。注意輸出抖動對輸入?yún)⒖级秳拥囊蕾囆浴y試設(shè)置見圖13。

對于CDCE421被33.33mhz的干凈外部LVCMOS輸入所引用的情況，圖9顯示了載波在400mhz從100hz到40mhz的輸出的SSB相位噪聲圖。測試設(shè)置見圖12。

附錄A：測試配置

測試設(shè)置用于描述CDCE421設(shè)備在交流和直流終端。下圖說明了用于終止被測設(shè)備驅(qū)動的時(shí)鐘信號的所有四種設(shè)置。

附錄B：包裝

CDCE421的包裝和接線由振蕩器供應(yīng)商負(fù)責(zé)。

CDCE421被設(shè)計(jì)成安裝在一個(gè)常用的6針振蕩器封裝中，其中pin2（N/C）是編程管腳，與用于XO設(shè)計(jì)的CE一起使用。

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