特點

•支持20 MHz至85 MHz移位時鐘

•85 MHz灰度下的Rx功耗<142 mW（典型值）

•Rx斷電模式<1.44 mW（最大）•ESD額定值>7 kV（HBM），>700 V（EIAJ）

•支持VGA、SVGA、XGA和單像素SXGA

•PLL不需要外部組件

•兼容TIA/EIA-644 LVDS標準

•輕薄的56針或48針TSSOP封裝

•DS90CF386還提供64針0.8毫米細間距球柵陣列（NFBGA）封裝

應用

•視頻顯示器

•打印機和圖像

•數(shù)字視頻傳輸

•機器視覺

•打開本地設計院至RGB橋

說明

DS90CF386接收器將四個LVDS（低壓差分信號）數(shù)據(jù)流轉換回并行的28位LVCMOS數(shù)據(jù)。DS90CF366接收器也可用，它將三個LVDS數(shù)據(jù)流轉換回并行的21位LVCMOS數(shù)據(jù)。兩個接收機的輸出在下降沿上選通。上升沿或下降沿選通發(fā)射機將與下降沿選通接收機互操作，無需任何轉換邏輯。

接收機LVDS時鐘以20兆赫至85兆赫的速率工作。設備相位鎖定到輸入的LVDS時鐘，在LVDS數(shù)據(jù)線上采樣串行位流，并將其轉換為并行輸出數(shù)據(jù)。在85 MHz的輸入時鐘速率下，每條LVDS輸入線以595 Mbps的比特率運行，因此DS90CF386的最大吞吐量為2.38 Gbps，DS90CF366的最大吞吐量為1.785 Gbps。

使用這些串行鏈路設備是解決EMI和電纜尺寸問題的理想選擇，這些問題與通過寬、高速并行傳輸數(shù)據(jù)相關LVCMOS接口。兩種設備均采用TSSOP包裝。DS90CF386還提供64針0.8毫米細間距球柵陣列（NFBGA）封裝，與56針TSSOP封裝相比，該封裝可減少44%的PCB占地面積。

設備信息

（1）、有關所有可用的軟件包，請參閱數(shù)據(jù)表末尾的訂購附錄。

典型應用程序框圖（DS90CF366）

時序圖

（1）、最壞情況下的測試模式會產生數(shù)字電路、LVDS I/O和CMOS或LVCMOS I/O的最大切換。

（2）、16灰度測試模式測試典型LCD顯示模式的設備功耗。測試模式近似于在顯示器上產生一組16條垂直條紋所需的信號切換。

（3）、圖1和圖3顯示了下降沿數(shù)據(jù)選通（TxCLK IN/RxCLK OUT）。

（4）、推薦的針到信號映射。客戶可以選擇不同的定義。

（1）、最壞情況下的測試模式會產生數(shù)字電路、LVDS I/O和CMOS或LVCMOS I/O的最大切換。

（2）、16灰度測試模式測試典型LCD顯示模式的設備功耗。測試模式近似于在顯示器上產生一組16條垂直條紋所需的信號切換。

（3）、圖1和圖3顯示了下降沿數(shù)據(jù)選通（TxCLK IN/RxCLK OUT）。

（4）、推薦的針到信號映射。客戶可以選擇不同的定義。

C： 設置和保持時間（內部數(shù)據(jù)采樣窗口）由Rspos（接收器輸入選通位置）最小值和最大值定義

Tppos：變送器輸出脈沖位置（最小和最大）

電纜歪斜：通常每英尺10 ps–40 ps，取決于介質

RSKM=電纜傾斜（類型、長度）+源時鐘抖動（周期到周期）（1）+ISI（符號間干擾）（2）

（1）、周期到周期抖動取決于發(fā)送源。時鐘抖動應保持在85MHz時小于250ps。

（2）、 ISI取決于互連長度；可能為零。

典型特征

詳細說明

概述

DS90CF386是一個接收器，它將四個LVDS（低壓差分信號）數(shù)據(jù)流轉換為并行的28位LVCMOS數(shù)據(jù)（RGB的24位和HSYNC、VSYNC、DE和CNTL的4位）。這個DS90CF366是一個接收器，它將三個LVDS數(shù)據(jù)流轉換為并行的21位LVCMOS數(shù)據(jù)（18位RGB和3位HSYNC、VSYNC和DE）。一個內部鎖相環(huán)鎖定到輸入的LVDS時鐘范圍從20到85兆赫。鎖定的鎖相環(huán)確保了穩(wěn)定的時鐘，以便在接收機時鐘輸出下降沿上對輸出的LVCMOS數(shù)據(jù)進行采樣。這些設備具有一個PWR DWN引腳，當沒有活動的輸入數(shù)據(jù)時，將設備置于低功耗模式。

功能框圖

特性描述

DS90CF386和DS90CF366由幾個關鍵塊組成：

•LVDS接收器

•鎖相環(huán)（PLL）

•串行LVDS到并行LVCMOS轉換器

•LVCMOS驅動器

LVDS接收器

DS90CF386有五個差動LVDS輸入，DS90CF366有四個差動LVDS輸入。對于DS90CF386，四個LVDS輸入包含來自28位源發(fā)送器的序列化數(shù)據(jù)。

對于DS90CF366，三個LVDS輸入包含來自21位源發(fā)送器的序列化數(shù)據(jù)。剩余的LVDS輸入包含與數(shù)據(jù)對相關聯(lián)的LVDS時鐘。

LVDS輸入端接

DS90CF386和DS90CF366要求在接收器輸入的每個差分對上的真線路和補碼線路上安裝一個100Ω終端電阻器。為了防止由于短線引起的反射，該電阻應盡可能靠近設備輸入引腳。圖20顯示了一個示例。

鎖相環(huán)（PLL）

FPD Link I設備使用內部PLL來恢復通過LVDS接口傳輸?shù)臅r鐘。然后將恢復的時鐘用作參考，以確定每個時鐘周期接收的七個串行位的采樣位置。序列化LVDS數(shù)據(jù)流中每個位的寬度是時鐘周期的七分之一。差分偏差（一個差分對內的Δt）、互連偏差（一個差分對與另一個差分對的Δt）和時鐘抖動都將減少LVDS串行數(shù)據(jù)流采樣的可用窗口。每個VCC對地的單獨旁路將最小化傳遞到PLL的噪聲，從而創(chuàng)建一個低抖動LVDS時鐘，以改善總體抖動預算。

串行LVDS到并行LVCMOS轉換器

在鎖相環(huán)鎖定到輸入的LVDS時鐘后，接收器將每個LVDS差分數(shù)據(jù)對反序列化為每個時鐘周期的七個并行LVCMOS數(shù)據(jù)輸出。對于DS90CF386，LVDS數(shù)據(jù)輸入映射到LVCMOS輸出，如圖8所示。對于DS90CF366，根據(jù)圖9，LVDS數(shù)據(jù)輸入映射到LVCMOS輸出。

LVCMOS驅動器

來自DS90CF386和DS90CF366的LVCMOS輸出是來自串行LVDS差分數(shù)據(jù)對的反序列化并行單端數(shù)據(jù)。每個LVCMOS輸出由PLL和RxCLKOUT下降沿上的頻閃進行時鐘控制。所有未使用的DS90CF386和DS90CF366 RxOUT輸出可以保持浮動。

設備功能模式

電源順序和斷電模式

這個DS90CF386和DS90CF366可通過斷言PWR DWN引腳（低電平有效）隨時進入斷電模式。DS90CF386和DS90CF366還設計用于防止發(fā)射機或接收機意外斷電。如果發(fā)射板斷電，接收器時鐘（輸入和輸出）停止。數(shù)據(jù)輸出（RxOUT）保持時鐘停止時的狀態(tài)。當接收器板斷電時，接收器輸入由故障保護偏置電路控制。在初始通電和斷電條件下，LVDS輸入為高Z。每個輸入電流被限制在5毫安，這樣就避免了給設備供電時發(fā)生閂鎖的可能性。

應用與實施

注意

以下應用章節(jié)中的信息不是TI組件規(guī)范的一部分，TI不保證其準確性或完整性。TI的客戶負責確定組件的適用性。客戶應驗證和測試其設計實現(xiàn)，以確認系統(tǒng)功能。

申請信息

DS90F386和DS90CF366是為多種數(shù)據(jù)傳輸應用而設計的。在這些應用中使用串行LVDS數(shù)據(jù)線允許在窄的總線寬度上進行有效的信號傳輸，從而降低成本、功率和空間。

典型應用

圖21和圖22顯示了DS90CF386和DS90CF366作為OpenLDI到RGB橋接器的典型應用。

設計要求

對于這個設計示例，請遵循表1中的要求。

詳細設計程序

要使用DS90CF386或DS90CF366進行設計，請確定以下各項：

•電纜接口

•位分辨率和工作頻率

•從接收器到端點面板顯示的位映射

•RSKM與發(fā)射機脈沖位置余量的互操作性

電纜

發(fā)射機和接收機之間的電纜接口需要支持差分LVDS對。DS90CF366需要四對信號線，DS90CF386需要五對信號線。理想的電纜接口在整個路徑上具有恒定的100Ω差分阻抗。還建議電纜歪斜保持在120ps以下（假設85mhz時鐘速率），以便在接收機處保持足夠的數(shù)據(jù)采樣窗口。

根據(jù)應用和數(shù)據(jù)速率的不同，Tx和Rx之間的互連介質可能有所不同。例如，對于較低的數(shù)據(jù)速率（時鐘速率）和較短的電纜長度（<2m），介質的電氣性能就不那么重要。對于高速或遠距離應用，介質的性能變得更加重要。某些電纜結構提供更緊密的斜交（導線和線對之間的電長度匹配）。例如，雙同軸電纜的距離長達5米，最大數(shù)據(jù)傳輸速率為2.38 Gbps（DS90CF366）和1.785 Gbps（DS90CF386）。

位分辨率和工作頻率兼容性

端點面板顯示器的位分辨率顯示DS90CF386或DS90CF366中是否有足夠的可用位來輸出每像素所需的數(shù)據(jù)。DS90CF386有28個并行LVCMOS輸出，因此可以提供高達24 bpp（位/像素）的位分辨率。在每個時鐘周期中，剩余的位是三個控制信號（HSync、VSync、DE）和一個備用位。DS90CF366有21個并行LVCMOS輸出，因此可以提供高達18 bpp（位/像素）的位分辨率。在每個時鐘周期中，剩余的位是三個控制信號（HSync、VSync、DE）。

每幀的像素數(shù)和端點面板顯示的刷新率指示反序列化器時鐘所需的工作頻率。要確定所需的時鐘頻率，請參考方程式1。

f_Clk = [H_Active + H_Blank] × [V_Active + V_Blank] × f_Vertical

其中

•H_Active=活動顯示水平線

•H_Blank=消隱周期水平線

•V_Active=活動顯示垂直線

•V_Blank=消隱周期垂直線

•f_Vertical=刷新率（Hz）

•f_Clk=LVDS時鐘的工作頻率

在每一幀中，都有一個與未在面板上主動顯示的水平行和垂直列相關聯(lián)的消隱周期。必須包括這些消隱周期像素以確定所需的時鐘頻率。考慮以下示例來確定所需的LVDS時鐘頻率：

• H_Active = 640

• H_Blank = 40

• V_Active = 480

• V_Blank = 41

• f_Vertical = 59.95 Hz

因此，用方程式2確定所需的工作頻率。

[640 + 40] × [480 + 41] × 59.95 = 21239086 Hz ≈ 21.24 MHz

由于DS90CF386和DS90CF366中PLL的工作頻率在20到85 MHz之間，因此DS90CF386和DS90CF366可以支持具有上述要求的面板顯示。

如果特定消隱間隔未知，則消隱間隔中的像素數(shù)可以近似為活動像素的20%。方程式3可用作工作LVDS時鐘頻率的保守近似值：f_Clk ≈ H_Active × V_Active × f_Vertical × 1.2

使用此近似值，本節(jié)中示例的工作頻率用方程式4估算。

640 × 480 × 59.95 × 1.2 = 22099968 Hz ≈ 22.10 MHz

接收器和端點面板顯示器之間的數(shù)據(jù)映射

確保LVCMOS輸出被映射為與反序列化程序之后的端點顯示RGB映射要求對齊。有關8位RGB數(shù)據(jù)的兩種常用映射拓撲，請參見以下內容。

1.lsb映射到RxIN3±。

2.MSB映射到RxIN3±。

表2和表3描述了如何將這兩種流行拓撲映射到DS90CF386輸出。

如果DS90CF386或DS90CF366用于支持18 bpp，則通常使用表2，其中RxIN3±（如適用）保留為“無連接”。通過這種映射，RGB數(shù)據(jù)的msb保留在RXIN0±、RXIN1±和RXIN2±上，而原始8位RGB分辨率的兩個lsb從RxIN3±中忽略。

RSKM互操作性

在將接收機設計成系統(tǒng)應用程序時，最重要的因素之一是評估有多少RSKM（接收機傾斜裕度）可用。在每個LVDS時鐘周期中，LVDS數(shù)據(jù)流攜帶7個序列化數(shù)據(jù)位。理想情況下，每個位的傳輸脈沖位置將每隔（n×T）/7秒出現(xiàn)一次，其中n=位位置，T=LVDS時鐘周期。同樣，理想情況下，每個位的Rx選通位置將每隔（（n+0.5）×T）/7秒發(fā)生一次。然而，在實際系統(tǒng)中，由于電纜傾斜、時鐘抖動和ISI的影響，LVDS Tx和Rx的每一位都會有非理想的脈沖和選通位置。這個概念如圖23所示。

為了確定整個LVDS位流的絕對最小值，必須考慮位0-6的所有左右邊距。這個絕對最小值對應于RSKM。

為了提高LVDS發(fā)射機和接收機之間的RSKM性能，設計者通常會將LVDS時鐘相對于LVDS數(shù)據(jù)提前或延遲。相對于LVDS數(shù)據(jù)移動LVDS時鐘可以改善發(fā)射機的設置和保持時間的位置，而不是接收機的設置和保持時間。

如果左位邊距小于右位邊距，則可以延遲LVDS時鐘，以使輸入數(shù)據(jù)的Rx選通位置看起來延遲。如果右位邊距小于左位邊距，則所有LVDS數(shù)據(jù)對都可以均勻地延遲，以便輸入數(shù)據(jù)的LVDS時鐘和Rx選通位置似乎提前。為了延遲LVDS數(shù)據(jù)或時鐘對，設計者要么增加PCB跟蹤長度，要么在LVDS發(fā)送器和接收器之間安裝電容器。需要注意的是，當使用這些技術時，所有串行位位置都會均勻地向右或向左移動。

在設計帶有第三方OpenLDI發(fā)射機的DS90CF386或DS90CF366接收機時，用戶必須根據(jù)Tx脈沖位置和Rx選通位置計算偏差余量預算（RSKM），以確保傳輸無誤。有關計算RSKM的更多信息，請參閱應用說明，信道鏈路I和FPD鏈路I設備的接收機傾斜裕度（SNLA249）。

應用曲線

以下應用曲線是DS90C385A系列化器與DS90CF386反序列化器接口的示例，其工作頻率為85 MHz，標稱溫度（25oC）和電壓供應（3.3 V）。

電源建議

正確的電源去耦對于確保穩(wěn)定的電源供應和最小的電源噪聲非常重要。需要旁路電容器來減少開關噪聲的影響，這可能會限制性能。對于保守方法，建議在每個VCC（VCC、PLL VCC、LVDS VCC）和接地層之間使用三個并聯(lián)連接的去耦電容器（表面貼裝的多層陶瓷型）。三個電容值分別為0.1μF、0.01μF和0.001μF。首選電容器尺寸為0402。圖28顯示了一個示例。設計師應采用寬的電源和接地線路，并確保每個電容器都有自己的接地平面通孔。這有助于降低電源濾波的整體電感。如果電路板空間限制了旁路電容器的數(shù)量，則PLL VCC應接受最多的濾波。接下來是LVDS VCC引腳，最后是邏輯VCC引腳。

布局

布局指南

與任何高速設計一樣，電路板設計者必須通過限制可能對高頻和EMI性能產生不利影響的反射和串擾來最大限度地提高信號完整性。以下實踐是優(yōu)化設備性能的建議布局指南。

•確保差分對記錄道始終緊密耦合，以消除來自其他信號的噪聲干擾，并充分利用差分信號的共模噪聲抵消效果。

•在給定差分對的信號軌跡上保持相等的長度。

•通過減少信號軌跡上通孔的數(shù)量來限制阻抗不連續(xù)性。

•消除軌跡上的任何90o角，改用45o彎頭。

•如果必須在一個信號極性上存在過孔，則在差分對的另一個極性上鏡像過孔實現(xiàn)。

•匹配所選物理介質的差分阻抗。該阻抗還應與通過接收器輸入端差分對連接的終端電阻值匹配。

•如有可能，對LVDS輸入使用短記錄道。

布局示例

下圖顯示了DS90CF386的布局示例。藍色的痕跡對應頂層，綠色的痕跡對應底層。請注意，DS90CF386的差分對輸入是緊密耦合的，并且靠近連接器引腳。此外，觀察電源去耦電容器應盡可能靠近電源引腳，并帶有通孔，以最小化電感。此布局中說明的原理也適用于48針DS90CF366。

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