特點(diǎn)

•單片機(jī)測(cè)試信號(hào)發(fā)生器

•緩沖電壓輸出

•高性能：

–THD:–125分貝（G=1/1至1/8）

–信噪比：120 dB（413 Hz BW，G=1/1）

•模擬和數(shù)字增益控制

•輸出頻率：0.488 Hz至250 Hz

•正弦、脈沖和直流模式

•數(shù)字?jǐn)?shù)據(jù)輸入模式

•低導(dǎo)通電阻信號(hào)開關(guān)

•同步輸入

•斷電模式

•模擬電源：5 V或±2.5 V

•數(shù)字電源：1.8 V至3.3 V

•功率：38兆瓦

•包裝：TSSOP-24

•工作范圍：-50°C至+125°C

應(yīng)用

•能源勘探

•地震監(jiān)測(cè)系統(tǒng)

•高精度儀表

3說明

DAC1282是一個(gè)完全集成的數(shù)模轉(zhuǎn)換器（DAC），提供低失真、數(shù)字合成電壓輸出，適用于地震設(shè)備測(cè)試。DAC1282在低功耗的小型封裝中實(shí)現(xiàn)了非常高的性能。這些設(shè)備與高性能的ADS1281和ADS1282模數(shù)轉(zhuǎn)換器（adc）共同構(gòu)成了一個(gè)滿足地震數(shù)據(jù)采集設(shè)備嚴(yán)格要求的測(cè)量系統(tǒng)。

DAC1282集成了數(shù)字信號(hào)發(fā)生器、DAC和輸出放大器，提供正弦波、直流和脈沖輸出電壓。

模擬和數(shù)字輸出都是從5.0赫茲到250赫茲的可編程輸出。模擬增益在6dB步長內(nèi)可調(diào)，數(shù)字增益在0.5dB步長內(nèi)可調(diào)。模擬增益設(shè)置與ADS1282的設(shè)置相匹配，以測(cè)試高分辨率的所有增益。

DAC1282還提供脈沖輸出。脈沖幅度由用戶編程，然后由引腳選擇精確定時(shí)。自定義輸出信號(hào)可以通過應(yīng)用外部比特流模式來生成。

信號(hào)開關(guān)可用于將DAC輸出連接到用于THD和脈沖測(cè)試的傳感器。開關(guān)定時(shí)由引腳和命令控制。

同步管腳將DAC輸出與模數(shù)轉(zhuǎn)換器（ADC）采樣間隔同步。斷電輸入會(huì)禁用設(shè)備，從而將功耗降低到微瓦。

典型特征

TA=+25°C，AVDD=+2.5 V，AVSS=–2.5 V，DVDD=3.3 V，fCLK=4.096 MHz，VREF=5 V，除非另有說明。DAC1282A僅支持增益=1/1、1/4和1/16。

詳細(xì)說明

概述

DAC1282是一種單片數(shù)模轉(zhuǎn)換器（DAC），可自行產(chǎn)生低失真正弦波和脈沖輸出信號(hào)，以滿足地震記錄設(shè)備的高要求。圖32顯示了DAC1282的框圖。

除了DAC1282A只支持1/1、1/4和1/16的PGA增益外，DAC1282A設(shè)備在功能上與DAC1282等效。DAC1282A還放寬了這些增益的THD規(guī)格。有關(guān)詳細(xì)信息，請(qǐng)參閱“電氣特性”部分。

DAC1282需要兩種電源電壓：模擬和數(shù)字。模擬電源可以是單5V或雙極±2.5 V。數(shù)字電源范圍為1.65 V至3.6 V。輸出信號(hào)共模電壓調(diào)節(jié)至低于模擬電源電壓中點(diǎn)100 mV。內(nèi)部加電復(fù)位（POR）電路在上電時(shí)復(fù)位DAC。

一個(gè)SPI™-兼容串行接口用于訪問DAC1282寄存器以進(jìn)行設(shè)備配置和控制。配置寄存器可以通過在DOUT管腳上記錄數(shù)據(jù)來讀回。DAC1282電壓輸出為全差分輸出，在VOUTP/VOUTN引腳上輸出。CAPP/CAPN引腳連接到外部濾波電容器以降低輸出噪聲。

參考輸入電壓設(shè)置DAC1282滿標(biāo)度輸出。在VREF和AVSS引腳之間施加DAC參考電壓。DAC經(jīng)過優(yōu)化，可在5伏參考電壓下工作。正弦波發(fā)生器可通過寄存器編程來設(shè)置正弦頻率和振幅。頻率范圍可編程為0.4883赫茲至250赫茲。輸出電平由模擬增益（步進(jìn)6分貝）和數(shù)字增益（步進(jìn)0.5分貝）控制。

數(shù)字調(diào)制器接收正弦波發(fā)生器或24位直流寄存器的輸出，以生成1密度的比特流。比特流驅(qū)動(dòng)主DAC。可選地，一個(gè)密度數(shù)據(jù)可以輸入直接驅(qū)動(dòng)DAC，繞過數(shù)字信號(hào)發(fā)生器。主DAC產(chǎn)生一個(gè)差分輸出電流，通過內(nèi)部電流電壓（I/V）放大器轉(zhuǎn)換為差分輸出電壓。輸出范圍由模擬增益設(shè)置，該增益可縮放DAC電流發(fā)生器。輸出放大器提供電流限制保護(hù)。

直流模式由24位寄存器編程，用于提供直流輸出。直流模式也有由模擬增益控制控制的可編程范圍。

在脈沖模式下，快速響應(yīng)的5位脈沖DAC用于提供31個(gè)預(yù)設(shè)直流電平。在可用的輸出范圍內(nèi)。脈沖數(shù)模轉(zhuǎn)換器經(jīng)過優(yōu)化，以提供快速響應(yīng)和較短的輸出上升時(shí)間。脈沖數(shù)模轉(zhuǎn)換器由同步管腳觸發(fā)，用于精確控制脈沖時(shí)間。

DAC1282包括一個(gè)低失真差分輸出開關(guān)。輸出開關(guān)可以將DAC1282輸出連接到用于THD和脈沖測(cè)試的傳感器。開關(guān)由引腳或命令控制，因此允許精確的開關(guān)定時(shí)。

同步輸入將輸出信號(hào)與已知的時(shí)間基準(zhǔn)同步。在正弦模式下，SYNC將正弦波重置為過零。在脈沖模式下，同步選擇兩個(gè)用戶編程的直流電平之一。

RESET/PWDN引腳在低電壓時(shí)關(guān)閉設(shè)備。當(dāng)RESET/PWDN高電平釋放時(shí)，DAC1282復(fù)位。

SW/TD輸入為雙重功能。在數(shù)字?jǐn)?shù)據(jù)模式下，管腳是密度數(shù)據(jù)輸入。在其他模式下，SW/TD控制開關(guān)的打開/關(guān)閉。

圖33顯示了主DAC的主要細(xì)節(jié)。主DAC通過過濾一個(gè)密度的數(shù)字?jǐn)?shù)據(jù)來提供數(shù)模轉(zhuǎn)換。在工作中，電流發(fā)生器建立一個(gè)量程電流，該電流被鏡像到多抽頭，電流轉(zhuǎn)向?yàn)V波器級(jí)。電流發(fā)生器由模擬增益控制寄存器控制，該寄存器將抽頭電流的權(quán)重縮放到七個(gè)范圍之一（0 dB到–36 dB）。

當(dāng)數(shù)字輸入被采樣時(shí)，電流控制級(jí)將抽頭電流切換到正或負(fù)電流求和節(jié)點(diǎn)。一個(gè)更高的密度引導(dǎo)一個(gè)節(jié)點(diǎn)比另一個(gè)節(jié)點(diǎn)增加平均電流，從而增加差動(dòng)電流。差動(dòng)電流通過內(nèi)部I/V轉(zhuǎn)換器級(jí)轉(zhuǎn)換為差分電壓。共模電流源在放大器求和節(jié)點(diǎn)處平衡電流。

特性描述

信號(hào)輸出（VOUTP，VOUTN）

如圖34所示，DAC在引腳VOUTP和VOUTN上提供差分電壓（VDIFF=VOUTP–VOUTN）。輸出共模電壓（VCOM）調(diào)節(jié)到低于模擬電源（AVDD–AVSS）中點(diǎn)100 mV。

每個(gè)信號(hào)輸出在共模電壓上下擺動(dòng)。差分使用DAC輸出可以獲得最佳性能。在斷電模式下，輸出進(jìn)入高阻抗3態(tài)模式。

注：VDIFF=VOUTP-VOUTN=±2.5 V×增益（VREF=5 V）。VCOM=–0.1 V（±2.5 V電源）或2.4 V（5 V電源）。

DAC輸出緩沖器的額定值為驅(qū)動(dòng)2納伏電容性負(fù)載（最大）和100Ω電阻負(fù)載（最小值）。然而，THD性能的下降導(dǎo)致電阻負(fù)載小于1kΩ，如圖26所示。

內(nèi)部數(shù)字調(diào)制器產(chǎn)生信號(hào)來驅(qū)動(dòng)DAC。調(diào)制器將帶內(nèi)噪聲整形為高頻，并且在DAC輸出上存在頻率成形噪聲。然而，高頻DAC輸出噪聲被ADC的數(shù)字濾波器抑制，不影響系統(tǒng)性能。

信號(hào)輸出上也存在DAC采樣更新噪聲。采樣噪聲不影響ADC性能，但當(dāng)測(cè)試ADC接近滿標(biāo)度輸入時(shí)，噪聲會(huì)導(dǎo)致ADC調(diào)制器超量程檢測(cè)的錯(cuò)誤指示。在或低于ADC滿標(biāo)度輸入進(jìn)行測(cè)試時(shí)，應(yīng)忽略ADS1282超量程輸出信號(hào)指示。

DAC模式

DAC1282有四種工作模式：正弦、直流、脈沖和外部數(shù)字?jǐn)?shù)據(jù)輸入。這些模式由GANMOD寄存器中的MODE[1:0]位進(jìn)行編程，如表1所示。

正弦模式

在正弦模式下，DAC1282提供正弦波輸出。內(nèi)部信號(hào)發(fā)生器產(chǎn)生正弦波信號(hào)。M[3:0]、N[7:0]和FREQ寄存器位對(duì)輸出頻率進(jìn)行編程。頻率范圍可編程為0.4883 Hz至250 Hz，如等式1所示。

其中：

M[3:0]≤N[7:0]

fCLK=4.096兆赫。信號(hào)頻率用fCLK縮放。

表2列出了所選輸出頻率的寄存器M和N的值。

當(dāng)M或N寄存器更新時(shí)，正弦波復(fù)位到過零點(diǎn)。正弦波也可以重置為零交叉點(diǎn)，通過采取同步引腳高；見同步部分。

正弦波輸出的振幅由模擬和數(shù)字增益決定。模擬增益增量為6 dB，從0 dB到–36 dB，并由增益[2:0]寄存器位編程。表3列出了模擬增益。

（1）、DAC1282A僅支持1/1、1/4和1/16的模擬增益。

（2）、相對(duì)于1.77 VRMS滿標(biāo)度。

（3）、VREF=5 V，數(shù)字增益=0 dB。

數(shù)字增益分辨率以0.5分貝為增量，從0分貝到全靜音，并由正弦[7:0]寄存器位編程。表4列出了數(shù)字增益設(shè)置。方程式2是正弦模式下的振幅設(shè)置。

正弦振幅（dB）=模擬增益（dB）+數(shù)字增益（dB）

對(duì)于給定的信號(hào)電平，最佳信噪比是通過降低模擬增益而最大化數(shù)字增益來實(shí)現(xiàn)的。

直流模式

DAC1282提供具有24位可用分辨率的直流輸出模式。輸出電平由模擬增益和24位直流寄存器決定。

增益[2:0]寄存器位設(shè)置模擬增益（見表3）。DCG[23:0]寄存器位設(shè)置所選模擬范圍內(nèi)的24位電平。表5列出了直流模式下的數(shù)字增益設(shè)置。

脈沖模式

在脈沖模式下，使用快速響應(yīng)的5位脈沖DAC來產(chǎn)生輸出。脈沖數(shù)模轉(zhuǎn)換器被設(shè)計(jì)成近似于線性單位dB的輸出函數(shù)，允許在所有范圍內(nèi)產(chǎn)生脈沖測(cè)試信號(hào)。兩個(gè)寄存器用于預(yù)置DAC輸出。同步引腳用于選擇兩個(gè)寄存器中的一個(gè)。當(dāng)SYNC低時(shí)，PULSA寄存器值驅(qū)動(dòng)DAC；當(dāng)SYNC高時(shí)，PULSB寄存器值驅(qū)動(dòng)DAC。脈沖寄存器可編程為產(chǎn)生-2.5 V至+2.5 V的差分輸出。請(qǐng)注意，脈沖電平與VREF成比例，且與模擬增益設(shè)置無關(guān)。表6列出了脈沖A和脈沖B寄存器的可編程范圍。

注意，當(dāng)脈沖測(cè)試ADC時(shí)，ADC數(shù)字濾波器的時(shí)域響應(yīng)具有特性超調(diào)和振鈴。由于ADC濾波器過沖，接近ADC滿標(biāo)度的輸入電平可能導(dǎo)致ADC輸出代碼的削波。

數(shù)字?jǐn)?shù)據(jù)模式

在數(shù)字?jǐn)?shù)據(jù)模式下，DAC內(nèi)部信號(hào)發(fā)生器被旁路，而DAC通過應(yīng)用比特流輸入來驅(qū)動(dòng)。應(yīng)用定制的數(shù)字?jǐn)?shù)據(jù)模式可以生成任意的DAC輸出波形。此模式下的數(shù)據(jù)格式為CLK/16數(shù)據(jù)速率（256 kHz）的密度調(diào)制輸入。該輸入應(yīng)用于SW/TD輸入引腳。數(shù)字?jǐn)?shù)據(jù)模式下的DAC1282輸出在等式3中定義。

數(shù)字?jǐn)?shù)據(jù)模式差分輸出=VOUTP–VOUTN=VREF/2×增益×（TD–50%）/25%，

其中：VREF標(biāo)稱為5 V，增益是模擬增益（1/1到1/64），TD是比特流密度，從25%到75%。

DAC1282過濾數(shù)字?jǐn)?shù)據(jù)（比特流）輸入，提供與比特流密度成比例的電壓輸出。增益[2:0]寄存器以6分貝的步長設(shè)置模擬增益，從0分貝到–36分貝（1/1到1/64）；有關(guān)外部定時(shí)要求，請(qǐng)參閱同步部分。表7列出了外部比特流輸入的幾個(gè)值。

參考電壓（VREF）

DAC1282需要外部引用才能進(jìn)行操作。雖然可以使用低至2.5v的參考電壓，但是5v的參考電壓可以獲得最佳的信噪比。參考輸入定義為VREF和AVSS之間的電壓差（即VREF=VREF–AVSS）。DAC1282輸出隨VREF縮放；因此，參考噪聲或漂移出現(xiàn)在DAC輸出上。參考噪聲過大會(huì)導(dǎo)致信噪比下降。建議采用低漂移、低噪聲基準(zhǔn)。

使用星形接頭將外部參考接地引腳直接連接至AVSS引腳14。星形連接將電源串?dāng)_的可能性降至最低。此外，在VREF和AVSS端子附近連接一個(gè)0.1-μF電容器，以降低噪聲敏感性。圖35顯示了引用連接。參考輸入阻抗為220kΩ。斷電時(shí)開關(guān)關(guān)閉，導(dǎo)致輸入阻抗非常高。對(duì)于單電源應(yīng)用，將AVSS連接到干凈的模擬接地點(diǎn)。

（1）、建議的旁路電容器。

輸出濾波器（CAPP、CAPN）

CAPP和CAPN引腳是兩個(gè)外部電容器的連接，一個(gè)電容器連接CAPP和VOUTP，另一個(gè)電容器連接CAPN和VOUTN。需要電容器來濾除DAC采樣噪聲。電容值為1 nF；應(yīng)使用低電壓系數(shù)的電容器（C0G陶瓷或薄膜）。

如圖36所示，外部電容器與內(nèi)部反饋電阻形成模擬低通濾波器。在正弦、直流和數(shù)字?jǐn)?shù)據(jù)模式下對(duì)數(shù)據(jù)進(jìn)行階躍變化后，DAC和模擬濾波器的典型設(shè)置為100-μs，如圖46所示。在脈沖模式下，過濾器內(nèi)部失效，產(chǎn)生更短的穩(wěn)定時(shí)間。

輸出開關(guān)（SWINP、SWINN、SWOUTP、SWOUTN）

DAC1282具有集成輸出開關(guān)。該開關(guān)可用于將DAC輸出信號(hào)路由至傳感器進(jìn)行脈沖、THD和共模測(cè)試。該開關(guān)具有低導(dǎo)通電阻和匹配的元件，以盡量減少信號(hào)失真。開關(guān)輸入電壓范圍擴(kuò)展到模擬電源。

開關(guān)由三個(gè)寄存器位SW[2:0]控制，也由SW/TD輸入引腳控制。當(dāng)寄存器或SW/TD輸入控制改變時(shí)，開關(guān)集成先斷后合操作。SW/TD輸入可用于強(qiáng)制開關(guān)打開，以精確控制傳感器脈沖測(cè)試；參見開關(guān)控制/DAC數(shù)據(jù)輸入（SW/TD）部分。圖37和表8描述了開關(guān)操作。

請(qǐng)注意，當(dāng)DAC處于斷電模式時(shí)，開關(guān)強(qiáng)制打開。

如圖29所示，接通電阻隨開關(guān)信號(hào)電平的變化而變化。當(dāng)開關(guān)被用來發(fā)送信號(hào)，并且一個(gè)電阻負(fù)載連接到開關(guān)輸出時(shí)，開關(guān)接通電阻的變化與負(fù)載電阻相互作用，導(dǎo)致THD降低。圖27說明了THD與開關(guān)負(fù)載電阻的關(guān)系。THD數(shù)據(jù)的相關(guān)性是用一個(gè)滿標(biāo)度信號(hào)來獲得的。

時(shí)鐘輸入（CLK）

CLK引腳是DAC1282的主時(shí)鐘輸入，通常為4.096 MHz。作為一個(gè)高性能的時(shí)鐘源，高性能是必不可少的。建議使用晶體振蕩器或低抖動(dòng)鎖相環(huán)時(shí)鐘源。確保通過保持跟蹤較短和源端接（通常為50Ω）來避免在輸入端振鈴。參見圖38和表9所示的CLK規(guī)范。

開關(guān)控制/外部數(shù)字輸入（SW/TD）

SW/TD是一種多功能數(shù)字輸入引腳。SW/TD功能取決于操作模式。

軟件功能

在正弦、直流和脈沖模式下，SW/TD控制輸出開關(guān)。當(dāng)SW/TD低時(shí)，所有開關(guān)強(qiáng)制打開，覆蓋開關(guān)寄存器設(shè)置（SW[2:0]）。當(dāng)SW/TD高時(shí)，開關(guān)對(duì)寄存器設(shè)置值是透明的。在斷電模式下，開關(guān)被強(qiáng)制打開。

TD功能

在數(shù)字輸入模式下，SW/TD是用于驅(qū)動(dòng)DAC的信號(hào)輸入。數(shù)據(jù)輸入由一個(gè)密度調(diào)制，并由主時(shí)鐘（CLK）進(jìn)行時(shí)鐘輸入。當(dāng)1密度為75%（即，平均四分之三位為“1”）時(shí)，差分輸出電壓為正最大值。當(dāng)1密度為25%（即平均四分之三位為“0”）時(shí)，差分輸出電壓為負(fù)最大值。當(dāng)“一”密度為50%（平均而言，“0”和“1”的數(shù)目相等）時(shí)，差分輸出為零。

SW/TD由DAC1282以CLK/16的速率采樣。因此，取樣的不確定度可以有±8個(gè)CLK周期。同步可以通過同步SW/TD的相位到期望的CLK周期來消除不確定性。同步數(shù)字輸入會(huì)導(dǎo)致輸出信號(hào)相位一致；請(qǐng)參閱同步部分。

輸出范圍由模擬增益位設(shè)置，增益[2:0]；見表3。式3描述了DAC輸出與比特流輸入密度的關(guān)系。請(qǐng)確保通過保持跟蹤較短來避免在輸入端振鈴。在某些情況下，可能需要源端接電阻器（20Ω至50Ω）。

同步

同步是用于同步DAC1282輸出的數(shù)字輸入。

在數(shù)字?jǐn)?shù)據(jù)模式下，DAC輸入是一個(gè)1密度的比特流。在此模式下，同步管腳將SW/TD數(shù)字?jǐn)?shù)據(jù)的采樣與所需的主時(shí)鐘周期（CLK）同步。當(dāng)SYNC低或高時(shí)，DAC正常工作。當(dāng)同步從低到高時(shí)，DAC輸出被重置為零，SW/TD的采樣瞬間被重置為隨后的第八個(gè)上升CLK邊緣。然后在隨后的16個(gè)CLK間隔定期對(duì)SW/TD進(jìn)行采樣。在同步之后，DAC輸出不被設(shè)置，并在400個(gè)CLK周期之后實(shí)現(xiàn)完全的設(shè)置，如圖39所示。

在正弦模式下，同步上升沿將DAC輸出重置為差分0 V（正弦波過零點(diǎn)）。當(dāng)SYNC為high或low時(shí)，輸出不受影響。當(dāng)同步從低到高時(shí)，輸出在以下時(shí)鐘上升沿復(fù)位。同步必須在至少2個(gè)CLK周期內(nèi)處于低脈沖狀態(tài)。同步ADC模式下的ADC和128ADC同步。

要同步DAC，請(qǐng)遵守圖40所示的CLK定時(shí)要求。也就是說，同步上升沿應(yīng)在設(shè)置時(shí)間之前或保持時(shí)間規(guī)范之后應(yīng)用。如果不滿足同步定時(shí)要求，則DAC可能與一個(gè)時(shí)鐘周期定時(shí)誤差同步。

在脈沖模式下，同步引腳選擇兩個(gè)預(yù)先編程的脈沖電平中的一個(gè)。脈沖電平可通過脈沖電平寄存器PULSA和PULSB，在大約3分貝的步長內(nèi)從+2.5 V編程到-2.5 V。當(dāng)SYNC值低時(shí)，PULSA寄存器的值驅(qū)動(dòng)DAC；當(dāng)SYNC值高時(shí)，PULSB寄存器的值就是DAC的代碼，如圖41所示。當(dāng)同步管腳更改時(shí)，DAC輸出立即更新為新代碼。

復(fù)位/PWDN

RESET/PWDN是一種數(shù)字輸入，用于關(guān)閉和重置DAC1282。要斷開DAC的電源，請(qǐng)將引腳調(diào)低。在斷電模式下，功耗降低到設(shè)備泄漏水平（見電氣特性表）。信號(hào)輸出和數(shù)字引腳輸出進(jìn)入3狀態(tài)，輸出開關(guān)關(guān)閉。注意，數(shù)字輸入必須保持定義為邏輯低或邏輯高；不要浮動(dòng)輸入。禁用CLK輸入以最小化泄漏。要退出掉電狀態(tài)，請(qǐng)將引腳置于高位。退出掉電模式后，DAC1282復(fù)位。

DAC1282通過使reset/PWDN引腳處于低位至少兩個(gè)fCLK周期來復(fù)位，然后再回到高電平。DAC1282保持重置2個(gè)fCLK周期；在此時(shí)間之后，DAC通信可能開始，如圖42和表12所示。

AVDD、AVSS和DVD電源

DAC1282有兩個(gè)電源：模擬和數(shù)字。模擬電源（AVDD、AVSS）為5 V，可以是單5 V或雙電源（±2.5 V）。模擬電源應(yīng)清潔，無噪聲和紋波。DAC1282將輸出共模電壓調(diào)節(jié)為低于模擬電源中點(diǎn)0.1 V。由于模擬電源引腳消耗信號(hào)相關(guān)電流，且AVSS（引腳14）內(nèi)部共享參考輸入低，AVSS（引腳14）和AVSS電源之間的跟蹤電阻應(yīng)最小化，否則可能導(dǎo)致性能下降。因此，使用星形連接將外部參考接地端子連接到裝置AVSS端子附近。這種配置有助于最小化電源與參考輸入的耦合。

DVDD是用于為內(nèi)部數(shù)字和設(shè)備I/O引腳供電的數(shù)字電源。DVDD的允許范圍是1.65伏到3.6伏。

電源可以按任何順序接通或斷開，但模擬或數(shù)字輸入不得分別超過AVDD、AVSS或DVDD。在這種情況下，內(nèi)部ESD保護(hù)二極管可能開始導(dǎo)電。輸入電流必須始終受到絕對(duì)最大額定值表中規(guī)定的限制。

在通電時(shí)，當(dāng)DVDD的后者超過約1.3v，或AVDD–AVSS的差值超過約1.4v時(shí)，內(nèi)部加電復(fù)位（POR）發(fā)生。在POR期間，如圖43所示，設(shè)備在216個(gè)fCLK周期內(nèi)保持在復(fù)位狀態(tài)。在此期間，DAC1282輸出保持在0 V，差分。在此期間無法進(jìn)行SPI通信。重置時(shí)間過后，默認(rèn)設(shè)置加載：31.25 Hz，28 mVRMS振幅，輸出關(guān)閉。然后可以啟動(dòng)SPI通信。

功耗

DAC1282消耗的功率取決于模擬增益。表13顯示了DAC功耗。

偏移和增益誤差

DAC1282具有低偏移誤差（±7/增益+50 ppm FS典型值）和低增益誤差（0.1%典型值）。DAC1282的偏移和增益漂移也非常低。使用方程式4的框計(jì)算方法計(jì)算漂移：

漂移計(jì)算=（最大–最小）/溫度范圍（ppm/°C），其中：Max和Min分別是在-40°C到+85°C的指定溫度范圍內(nèi)記錄的最大和最小偏移和增益誤差（單位：ppm）。

增益匹配是相對(duì)于所有模擬增益，增益=1/1的增益誤差。

信噪比（SNR）

DAC1282具有優(yōu)異的信噪比（SNR）性能。信噪比數(shù)據(jù)由圖50中的DAC電路和ADS1282捕獲的數(shù)據(jù)獲得。

信噪比以-0.5dbfs的信號(hào)電平和31.25hz的測(cè)試頻率進(jìn)行測(cè)量，然后使用互補(bǔ)增益對(duì)來自ADS1282的4096個(gè)數(shù)據(jù)點(diǎn)進(jìn)行快速傅立葉變換（FFT）。噪聲功率是在413赫茲（1毫秒采樣周期）的帶寬上計(jì)算的。為了計(jì)算信噪比，去除了直流、基波和諧波。信噪比測(cè)量代表ADS1282的信噪比和DAC182的信噪比的組合。

直流噪聲

使用圖50中的DAC電路獲得直流噪聲數(shù)據(jù)，數(shù)據(jù)由ADS1282捕獲。在直流模式下測(cè)量噪聲，輸出電壓設(shè)置為0 V差分。ADC增益設(shè)置為每個(gè)輸出范圍的DAC增益的補(bǔ)碼。噪聲是4096點(diǎn)ADC采集記錄（均方根噪聲，參考輸出）的標(biāo)準(zhǔn)偏差。

總諧波失真度（THD）

DAC1282實(shí)現(xiàn)了出色的THD性能。THD數(shù)據(jù)由圖50中的DAC電路獲得，并由ADS1282捕獲。ADC增益設(shè)置為每個(gè)輸出范圍的DAC增益的補(bǔ)碼。

THD用–0.5-dBFS輸出信號(hào)電平和31.25-Hz測(cè)試頻率測(cè)量，然后對(duì)4096點(diǎn)ADC采集記錄進(jìn)行FFT。ADC數(shù)據(jù)點(diǎn)增加到16384，增益為1/16、1/32和1/64，以改善由于更高的噪聲地板而產(chǎn)生的諧波再現(xiàn)。THD測(cè)量值代表ADS1282 THD和DAC1282 THD的組合。

階躍響應(yīng)

DAC的階躍響應(yīng)取決于模式。在脈沖模式下，DAC禁用電容器CAPP、CAPN形成的外部模擬濾波器。將模擬濾波器與快速響應(yīng)脈沖DAC一起禁用會(huì)顯著加快上升時(shí)間和縮短設(shè)置時(shí)間。注意，信號(hào)路徑中的附加濾波器組件也可能影響響應(yīng)時(shí)間。

圖44顯示了同步管腳轉(zhuǎn)換后的脈沖模式階躍響應(yīng)。圖45顯示了同步管腳轉(zhuǎn)換后，脈沖模式細(xì)節(jié)設(shè)置為最終值的0.1%。

圖46顯示了dc模式的階躍響應(yīng)時(shí)間。正弦和數(shù)字模式的階躍響應(yīng)具有相似的穩(wěn)定時(shí)間。注意，信號(hào)路徑中的附加濾波器組件也可能影響響應(yīng)時(shí)間。

頻率響應(yīng)

DAC內(nèi)部信號(hào)發(fā)生器能夠輸出0.489 Hz到250 Hz的信號(hào)頻率。通過使用外部數(shù)字輸入（比特流）直接驅(qū)動(dòng)DAC，也可以獲得超出此范圍的頻率。然而，DAC低通濾波數(shù)字輸入并產(chǎn)生sinx/x頻率響應(yīng)。DAC濾波器的–3 dB信號(hào)帶寬為8.2 kHz。圖47顯示了DAC1282的頻率響應(yīng)。請(qǐng)注意，高階噪聲形狀的數(shù)字輸入可能會(huì)由于噪聲增加而限制可用頻率范圍。

設(shè)備功能模式

串行接口

DAC的配置是通過一個(gè)SPI兼容串行接口，該串行接口由四個(gè)信號(hào)組成：CS、SCLK、DIN和DOUT；或者該接口可以由三個(gè)信號(hào)組成，在這種情況下，CS可以是低電平的。捆綁CS低永久性地選擇設(shè)備和DOUT仍然是一個(gè)驅(qū)動(dòng)輸出。該接口用于讀寫寄存器，也用于發(fā)送DAC復(fù)位命令。

串行通信

DAC1282通信通過對(duì)寄存器數(shù)據(jù)進(jìn)行時(shí)鐘輸入設(shè)備（在DIN上）和讀回寄存器數(shù)據(jù)（在DOUT上）來實(shí)現(xiàn)。SCLK輸入用于對(duì)進(jìn)出設(shè)備的數(shù)據(jù)進(jìn)行計(jì)時(shí)。數(shù)據(jù)在串行時(shí)鐘（SCLK）上升沿輸入，在SCLK下降沿輸出。通信協(xié)議是半雙工的（也就是說，數(shù)據(jù)一次從一個(gè)方向傳輸?shù)皆O(shè)備）。

與設(shè)備的通信發(fā)生在8位邊界上。如果意外發(fā)生SCLK轉(zhuǎn)換（例如噪聲尖峰可能導(dǎo)致），則DAC1282命令解碼器可能不同步，串行端口可能無法正確響應(yīng)。串行端口可通過以下方式之一重置：

1、把CS調(diào)高重置接口；

2、保持SCLK不活動(dòng)（低狀態(tài)）218個(gè)fCLK周期，以自動(dòng)重置接口（請(qǐng)參閱SPI超時(shí)部分）；

3、將RESET/PWDN設(shè)為低位，然后返回高位，以重置設(shè)備和接口；

4、循環(huán)電源以進(jìn)行開機(jī)復(fù)位（POR）。

芯片選擇（CS）

CS（芯片選擇）選擇用于通信的DAC1282。要選擇設(shè)備，請(qǐng)將CS拉低。CS命令的持續(xù)時(shí)間必須保持在低位。當(dāng)CS取高時(shí)，串行接口復(fù)位，輸入命令被忽略，DOUT進(jìn)入高阻抗?fàn)顟B(tài)。

串行時(shí)鐘（SCLK）

串行時(shí)鐘（SCLK）是一個(gè)施密特觸發(fā)的輸入，用于將數(shù)據(jù)輸入和輸出到DAC1282。SCLK可以高怠速或低怠速。如果SCLK處于低怠速，則SPI超時(shí)功能處于活動(dòng)狀態(tài)。如果SCLK處于高怠速，SPI超時(shí)功能將被禁用。

盡管有內(nèi)置的Schmitt觸發(fā)器，請(qǐng)盡可能保持SCLK的干凈，以防止小故障意外地移動(dòng)數(shù)據(jù)。串聯(lián)端接印刷電路板（PCB）線路通常有助于減少振鈴和過沖（串聯(lián)端接電阻約為20Ω至50Ω）。如果SCLK在218個(gè)fCLK周期內(nèi)保持在低位，串行接口將復(fù)位。超時(shí)功能可用于在發(fā)生噪聲故障時(shí)自動(dòng)恢復(fù)SPI端口。避免在此時(shí)間間隔后啟動(dòng)新命令，以防止在下一個(gè)命令瞬間意外重置串行端口。

數(shù)據(jù)輸入（DIN）

DIN是用于向DAC發(fā)送數(shù)據(jù)的數(shù)據(jù)輸入引腳。DAC1282將DIN輸入數(shù)據(jù)鎖存在SCLK的上升沿。

數(shù)據(jù)輸出（DOUT）

DOUT是用于從DAC中讀取寄存器數(shù)據(jù)的數(shù)據(jù)輸出管腳。數(shù)據(jù)在SCLK下降沿向外移動(dòng)。當(dāng)CS高時(shí)，DOUT進(jìn)入3狀態(tài)。

SPI超時(shí)

DAC有一個(gè)SPI超時(shí)特性，如果可能出現(xiàn)噪聲脈沖，可以使用它來恢復(fù)SPI端口。噪聲脈沖可能導(dǎo)致錯(cuò)誤的SCLK檢測(cè)，從而導(dǎo)致DAC串行端口無響應(yīng)。端口通過將CS設(shè)為高電平來恢復(fù)，但是，在CS處于低位的應(yīng)用程序中，將SCLK保持在218個(gè)CLK周期內(nèi)會(huì)自動(dòng)重置SPI端口。當(dāng)SCLK低時(shí)，SPI端口每218 CLK周期間隔復(fù)位。保持SCLK高將禁用自動(dòng)SPI重置。

編程

命令

表14中總結(jié)的命令控制和配置DAC1282。寄存器讀取和寄存器寫入命令是兩個(gè)字節(jié)的命令參數(shù)加上額外的數(shù)據(jù)字節(jié)，而復(fù)位命令是一個(gè)單字節(jié)命令。DAC1282串行端口芯片選擇（CS）可以在命令之間處于高位或低位，但在整個(gè)命令操作中必須保持低位。

RREG：從寄存器讀取

說明：這兩個(gè)操作碼字節(jié)讀取寄存器數(shù)據(jù)。寄存器讀取操作是兩個(gè)字節(jié)的操作碼輸入，然后是一個(gè)或多個(gè)字節(jié)的寄存器數(shù)據(jù)作為輸出。命令的第一個(gè)字節(jié)是操作碼和寄存器地址的組合。命令的第二個(gè)字節(jié)指定塊中要讀取的寄存器數(shù)（減1）。寄存器數(shù)據(jù)在命令輸入后輸出。注意，對(duì)于多個(gè)寄存器讀取操作，當(dāng)超過最后一個(gè)寄存器時(shí)，寄存器地址指針不會(huì)換行。

第一個(gè)操作碼字節(jié)：0010 rrrr，其中rrrr是要讀取的起始地址寄存器地址。

第二個(gè)操作碼字節(jié)：0000 nnnn，其中nnnn是要讀取的寄存器數(shù)–1。

以下字節(jié)：以MSB first格式注冊(cè)數(shù)據(jù)輸出。操作碼的第16個(gè)SCLK下降沿時(shí)鐘輸出寄存器數(shù)據(jù)的MSB。

WREG：寫入寄存器

說明：這兩個(gè)操作碼字節(jié)寫入寄存器數(shù)據(jù)。寄存器寫入操作是兩個(gè)字節(jié)的操作碼，后跟一個(gè)或多個(gè)寄存器數(shù)據(jù)字節(jié)。命令的第一個(gè)字節(jié)是寫入操作碼和寄存器地址的組合。命令的第二個(gè)字節(jié)指定要在單個(gè)序列中寫入的寄存器數(shù)（減1）。以下字節(jié)是寄存器數(shù)據(jù)字節(jié)。注意，對(duì)于多個(gè)寄存器寫入操作，當(dāng)超過最后一個(gè)寄存器時(shí)，寄存器地址指針不會(huì)換行。

第一個(gè)操作碼字節(jié)：0010 rrrr，其中rrrr是要寫入的起始地址寄存器地址。

第二個(gè)操作碼字節(jié)：0000 nnnn，其中nnnn是要寫入的寄存器數(shù)–1。

以下字節(jié)：以MSB first格式注冊(cè)數(shù)據(jù)輸入。

應(yīng)用與實(shí)施

注意

以下應(yīng)用章節(jié)中的信息不是TI組件規(guī)范的一部分，TI不保證其準(zhǔn)確性或完整性。TI的客戶負(fù)責(zé)確定組件的適用性。客戶應(yīng)驗(yàn)證和測(cè)試其設(shè)計(jì)實(shí)現(xiàn)，以確認(rèn)系統(tǒng)功能。

應(yīng)用信息

圖50顯示了基本的DAC1282連接。所示為雙極模擬電源（±2.5 V）。在AVDD=5 V和AVSS=GND的情況下，也可以進(jìn)行單電源操作。數(shù)字電源范圍為1.65伏至3.6伏。為了獲得最佳性能，建議使用低噪聲、低漂移基準(zhǔn)，如REF5050（+5 V）和參考5045（+4.5伏）。雖然參考電壓為4.5伏，但5伏參考電壓可獲得最佳信噪比（REF5045）可用于信噪比為1-dB的損耗。4.5伏參考電壓可由5伏電源供電。AVSS（引腳14）是關(guān)鍵參考接地點(diǎn)，應(yīng)使用星形連接連接連接至參考接地端子。C1和C2是所需的1-nF輸出濾波器電容器。電容器應(yīng)為低電壓系數(shù)型（如COG陶瓷或類似產(chǎn)品），并放置在靠近器件引腳的位置。輸出電阻R1和R2使DAC解耦，以確保驅(qū)動(dòng)電容性負(fù)載時(shí)的最佳性能。輸出顯示為路由到信號(hào)開關(guān)，提供第二個(gè)開關(guān)式DAC輸出。

典型應(yīng)用

單道地震系統(tǒng)

圖51說明了地震的單通道數(shù)據(jù)采集概念。DAC1282用于測(cè)試ADC和檢波器。DAC1282直接連接到ADC的信道1。ADC的測(cè)試包括THD、脈沖、輸入噪聲、共模等。DAC輸出和ADC采樣定時(shí)由同步輸入管腳控制。

檢波器通過輸入保護(hù)和可選濾波器網(wǎng)絡(luò)連接到ADC的地震道2。DAC使用集成信號(hào)開關(guān)連接到檢波器。串聯(lián)電阻器將檢波器與DAC輸出隔離。檢波器測(cè)試功能包括脈沖、THD、漏電和共模。

四道地震系統(tǒng)

圖52展示了一個(gè)四通道系統(tǒng)。開關(guān)DAC1282輸出被路由到ADC輸入。來自DAC開關(guān)的信號(hào)用于通過在數(shù)字化響應(yīng)的同時(shí)打開開關(guān)來執(zhí)行傳感器脈沖測(cè)試。

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