特征

•直接測量64的單片機(jī)解決方案低電平電流

•經(jīng)驗(yàn)證的高精度，真正的集成100%收費(fèi)架構(gòu)

•為現(xiàn)有DDC系列輕松升級應(yīng)用

•極低功率：3mW/通道

•極線性：進(jìn)口=讀數(shù)的±0.025%±1.0ppm FSR

•低噪音：FSR 6.3ppm

•可調(diào)滿標(biāo)度范圍

•可調(diào)速度

–數(shù)據(jù)速率高達(dá)6kSPS，20位性能

–微秒集成時(shí)間低至160

•菊花鏈串行接口

•封裝內(nèi)旁路電容器簡化了PCB設(shè)計(jì)

應(yīng)用

•CT掃描儀

•光電二極管傳感器

•X射線探測系統(tǒng)

說明

DDC264是一個(gè)20位，64通道，電流輸入模數(shù)轉(zhuǎn)換器。它結(jié)合了電流電壓轉(zhuǎn)換和A/D轉(zhuǎn)換，使得64個(gè)獨(dú)立的低電平電流輸出設(shè)備，如光電二極管，可以直接連接到它的輸入端并數(shù)字化。

對于64個(gè)輸入端中的每一個(gè)，DDC264都使用經(jīng)過驗(yàn)證的雙開關(guān)積分器前端。這種配置允許連續(xù)電流積分：當(dāng)一個(gè)積分器被板載A/D轉(zhuǎn)換器數(shù)字化時(shí)，另一個(gè)積分器對輸入電流進(jìn)行積分。這種結(jié)構(gòu)提供了一個(gè)非常穩(wěn)定的偏移和無損耗的輸入電流收集。積分時(shí)間可調(diào)范圍從160μs到1s，允許以優(yōu)異的精度連續(xù)測量從fAs到μAs的電流。

DDC264有一個(gè)串行接口，設(shè)計(jì)用于多設(shè)備系統(tǒng)中的菊花鏈。只需將一個(gè)設(shè)備的輸出連接到下一個(gè)設(shè)備的輸入即可創(chuàng)建鏈。普通時(shí)鐘為鏈中的所有設(shè)備供電，因此多DDC264系統(tǒng)中的數(shù)字開銷最小。

DDC264使用+5V模擬電源和+2.7V至+3.6V數(shù)字電源。DDC264封裝中的旁路電容器有助于最大限度地降低外部元件的要求。DDC264 BGA-100封裝在0°C到+70°C的溫度范圍內(nèi)工作，有兩種版本：DDC264C用于低功耗應(yīng)用，DDC264CK用于需要更高速度時(shí)。

典型特征

TA=+25°C時(shí)，除非另有說明。

（1）、為了方便讀者閱讀，表1中的噪聲用三種不同的單位表示。第一部分以滿標(biāo)度范圍的百萬分之一為單位列出噪聲；第二部分將噪聲表示為等效輸入電荷（單位：fC）；第三部分將噪聲轉(zhuǎn)換為電子。

一般說明

DDC264的雙開關(guān)積分器輸入通道如圖19所示。DDC264包含64個(gè)相同的輸入通道，這些通道執(zhí)行電流到電壓積分以及多路a/D轉(zhuǎn)換的功能。每個(gè)輸入端都有兩個(gè)積分器，這樣電流電壓積分就可以在時(shí)間上連續(xù)進(jìn)行。DDC264通過在A側(cè)和B側(cè)之間切換積分來連續(xù)集成輸入信號。

例如，當(dāng)A側(cè)集成輸入信號時(shí)，B側(cè)輸出由車載數(shù)字化ADC。這個(gè)積分和A/D轉(zhuǎn)換過程由轉(zhuǎn)換引腳CONV控制。每個(gè)信號輸入的A側(cè)和B側(cè)的結(jié)果存儲在串行輸出移位寄存器中。當(dāng)移位寄存器數(shù)據(jù)準(zhǔn)備好檢索時(shí)，DVALID輸出變低。

基本積分周期

DDC264前端的拓?fù)浣Y(jié)構(gòu)是一個(gè)模擬積分器，如圖20所示。在這個(gè)圖中，只顯示IN1輸入。輸入級由一個(gè)運(yùn)算放大器、一個(gè)可選擇的反饋電容網(wǎng)絡(luò)（CF）和幾個(gè)實(shí)現(xiàn)積分循環(huán)的開關(guān)組成。圖20所示的所有開關(guān)的時(shí)序關(guān)系如圖21所示。圖21對DDC264的積分器輸入級的操作進(jìn)行了概念化，不應(yīng)將其用作設(shè)計(jì)的精確計(jì)時(shí)工具。

DDC264積分器部分的復(fù)位、積分、等待和轉(zhuǎn)換狀態(tài)的方框圖見圖22。這種內(nèi)部交換網(wǎng)絡(luò)由轉(zhuǎn)換管腳（CONV）和系統(tǒng)時(shí)鐘（CLK）進(jìn)行外部控制。為了獲得最佳的噪聲性能，CONV必須與CLK的下降沿同步。建議在CLK下降沿的±10ns范圍內(nèi)進(jìn)行CONV切換。

積分器的非轉(zhuǎn)換輸入連接到QGND引腳。因此，DDC264模擬接地QGND應(yīng)盡可能干凈。在圖20中，反饋電容器（CF）顯示在運(yùn)算放大器的反向輸入和輸出之間并聯(lián)。在轉(zhuǎn)換開始時(shí)，設(shè)置開關(guān)SA/D、SINTA、SINTB、SREF1、SREF2和SRESET（見圖21）。

在A/D轉(zhuǎn)換完成時(shí)，電荷積分電容器（CF）用SREF1和SRESET復(fù)位（見圖21和圖22a）。此過程在重置期間完成。以這種方式，所選電容器被充電到參考電壓VREF。一旦集成電容器充電，SREF和SRESET被切換，以便VREF在等待開始積分時(shí)不再連接到放大器電路（見圖22b）。隨著CONV的上升，SINTA關(guān)閉，開始對A側(cè)進(jìn)行集成。這一過程將積分器階段置于其集成模式（參見圖22c）。

來自輸入信號的電荷被收集到集成電容器上，導(dǎo)致放大器的電壓輸出降低。CONV的下降沿通過將輸入信號從A側(cè)切換到B側(cè)（SINTA和SINTB），停止積分。在CONV下降沿之前，B側(cè)的信號被A/D轉(zhuǎn)換器轉(zhuǎn)換，并在A側(cè)積分期間復(fù)位。隨著變頻器下降沿，B側(cè)開始對輸入信號進(jìn)行積分。此時(shí)，A側(cè)運(yùn)算放大器的輸出電壓被提供給A/D轉(zhuǎn)換器的輸入端（見圖22d）。

特殊的靜電放電（ESD）結(jié)構(gòu)保護(hù)輸入，但不會增加輸入引腳上的電流泄漏。

集成電容器

在DDC264中，每個(gè)通道的兩側(cè)都有四種不同的電容器配置。這些內(nèi)部電容器在生產(chǎn)中進(jìn)行了微調(diào)，以達(dá)到DDC264的量程誤差規(guī)定性能。量程控制位（量程[1:0]）設(shè)置所有電容器的值積分器。因此，所有輸入和每個(gè)輸入的兩側(cè)始終具有相同的滿標(biāo)度范圍。表2顯示了為每個(gè)量程選擇選擇的電容值。

電壓基準(zhǔn)

外部參考電壓用于在積分循環(huán)開始之前重置積分電容器。當(dāng)A/D轉(zhuǎn)換器測量積分周期結(jié)束后積分器上存儲的電壓時(shí)，它也被A/D轉(zhuǎn)換器使用。在這個(gè)采樣過程中，外部基準(zhǔn)必須提供A/D轉(zhuǎn)換器所需的電荷。對于333μs的積分時(shí)間，該電荷轉(zhuǎn)化為約825μA的平均VREF電流。A/D轉(zhuǎn)換器所需的電荷量與積分時(shí)間無關(guān)；因此，增加積分時(shí)間會降低平均電流。例如，800μs的積分時(shí)間將平均VREF電流降低到340μA。

在不同的操作模式下，VREF必須穩(wěn)定（見圖22）。A/D轉(zhuǎn)換器測量積分器上相對于VREF的電壓。因?yàn)榉e分器電容器最初被重置為VREF，從電容器復(fù)位到轉(zhuǎn)換器測量積分器輸出時(shí)，VREF的任何下降都會引入偏移。同樣重要的是，VREF在較長時(shí)間內(nèi)保持穩(wěn)定，因?yàn)閂REF的變化直接對應(yīng)于滿標(biāo)度范圍的變化。最后，VREF應(yīng)該引入盡可能少的附加噪聲。

出于這些原因，強(qiáng)烈建議使用運(yùn)算放大器緩沖外部參考源，如圖23所示。在該電路中，參考電壓由+4.096V參考電壓產(chǎn)生。低通濾波器用于降低噪聲，將基準(zhǔn)連接到配置為緩沖器的運(yùn)算放大器。該放大器應(yīng)具有低噪聲和支持VREF的輸入/輸出共模范圍。盡管圖23中的電路可能因?yàn)檩敵鲭娙萘看蠖@得不穩(wěn)定，但它對于OPA350來說工作得很好。不建議在輸出引線中放置串聯(lián)電阻以提高穩(wěn)定性，因?yàn)檫@會導(dǎo)致VREF下降，從而產(chǎn)生較大的偏移。

頻率響應(yīng)

DDC264的頻率響應(yīng)由前端積分器設(shè)置，是傳統(tǒng)的連續(xù)時(shí)間積分器的頻率響應(yīng)，如圖24所示。通過調(diào)整積分時(shí)間t INT，用戶可以改變3dB帶寬和響應(yīng)中缺口的位置。跟隨前端積分器的A/D轉(zhuǎn)換器的頻率響應(yīng)不重要，因?yàn)檗D(zhuǎn)換器從積分器中采集保持信號。也就是說，A/D轉(zhuǎn)換器的輸入總是直流信號。對前端積分器的輸出進(jìn)行采樣；因此，可能會出現(xiàn)混疊。每當(dāng)輸入信號的頻率超過采樣率的一半時(shí)，信號就會折回到較低的頻率。

數(shù)字接口

DDC264的數(shù)字接口通過由數(shù)據(jù)時(shí)鐘（DCLK）、有效數(shù)據(jù)引腳（DVALID）、串行數(shù)據(jù)輸出引腳（DOUT）和串行數(shù)據(jù)輸入引腳（DIN）組成的同步串行接口發(fā)送數(shù)字結(jié)果。集成和轉(zhuǎn)換過程基本上獨(dú)立于數(shù)據(jù)檢索過程。因此，CLK和DCLK頻率不必相同，盡管為了獲得最佳性能，強(qiáng)烈建議它們來自相同的時(shí)鐘源以保持相位關(guān)系恒定。DIN僅在多個(gè)轉(zhuǎn)換器級聯(lián)時(shí)使用，否則應(yīng)與DGND連接。根據(jù)tINT、CLK和DCLK，可以菊花鏈多個(gè)轉(zhuǎn)換器。此選項(xiàng)大大簡化了中數(shù)字輸出的互連和路由需要大量轉(zhuǎn)換器的應(yīng)用。DDC264的配置由一個(gè)專用寄存器設(shè)置，該寄存器使用DIN U CFG和CLK U CFG引腳尋址。

系統(tǒng)和數(shù)據(jù)時(shí)鐘（CLK和DCLK）

系統(tǒng)時(shí)鐘提供給CLK，數(shù)據(jù)時(shí)鐘提供給DCLK。建議CLK引腳由自由運(yùn)行的時(shí)鐘源驅(qū)動（即，在轉(zhuǎn)換之間不要啟動和停止CLK）。確保時(shí)鐘信號干凈，避免過沖或響鈴。為了獲得最佳性能，請從同一個(gè)時(shí)鐘源生成兩個(gè)時(shí)鐘。在數(shù)據(jù)移出后，在CONV轉(zhuǎn)換時(shí)，通過將其調(diào)低來禁用DCLK。

當(dāng)使用多個(gè)DDC264時(shí)，請密切注意印刷電路板（PCB）上的DCLK分布。特別是，確保盡量減少DCLK信號中的偏差，因?yàn)檫@可能導(dǎo)致串行接口規(guī)范中的時(shí)序沖突。有關(guān)詳細(xì)信息，請參閱級聯(lián)多個(gè)轉(zhuǎn)換器部分。

數(shù)據(jù)有效（DVALID）

數(shù)據(jù)有效信號表明數(shù)據(jù)準(zhǔn)備好了。數(shù)據(jù)檢索可能在DVALID變低后開始。該信號是使用從系統(tǒng)時(shí)鐘CLK中分離出來的內(nèi)部時(shí)鐘產(chǎn)生的。內(nèi)部時(shí)鐘和時(shí)鐘周期之間的相位關(guān)系是在首次通電時(shí)設(shè)置的，并且是隨機(jī)的。由于用戶必須使CONV與CLK同步，DVALID信號與CONV具有隨機(jī)相位關(guān)系，不確定度為±1/fCLK。投票DVALID消除了對這種關(guān)系的任何顧慮。如果數(shù)據(jù)回讀是從CONV定時(shí)的，請確保等待所需的時(shí)間。

復(fù)位（Reset）

DDC264通過將重置輸入設(shè)為低值異步重置，如圖25所示。確保釋放脈沖至少為tRST寬度。這是非常重要的，復(fù)位是無故障的，以避免無意的復(fù)位。之后必須立即對配置寄存器進(jìn)行編程。對DDC264編程后，在使用數(shù)據(jù)之前，至少等待四次轉(zhuǎn)換。

計(jì)時(shí)示例

圖26顯示了在設(shè)備通電、復(fù)位和配置寄存器編程之后開始的幾個(gè)集成周期。頂部信號為CONV，由用戶提供。集成狀態(tài)跟蹤指示哪一方正在集成。如數(shù)據(jù)表所述，當(dāng)數(shù)據(jù)準(zhǔn)備好從DDC264檢索時(shí)，DVALID變?yōu)榈碗娖健Ｋ鼤恢北３衷诘退剑钡接脩魧CLK設(shè)為高位，然后又回到低位。DVALID脈沖下方的文本表示可供讀取的數(shù)據(jù)側(cè)。箭頭用于將數(shù)據(jù)與相應(yīng)的集成相匹配。表3顯示了圖26的定時(shí)規(guī)范。

積分時(shí)間

最小色調(diào)取決于所使用的設(shè)備。最小時(shí)間直接與內(nèi)部時(shí)鐘頻率成比例。對于內(nèi)部時(shí)鐘頻率為5MHz的DDC264C，最小時(shí)間為320μs；對于內(nèi)部時(shí)鐘頻率為10MHz的DDC264C，最小時(shí)間為166μs。如果違反最小積分時(shí)間，DDC264將停止對輸入信號的連續(xù)積分。要在違反最小色調(diào)規(guī)范后恢復(fù)正常操作（即連續(xù)積分），請執(zhí)行三次積分，每次至少持續(xù)5000個(gè)內(nèi)部時(shí)鐘周期。換言之，當(dāng)使用5MHz的內(nèi)部時(shí)鐘頻率時(shí)，每次積分至少持續(xù)1ms，進(jìn)行三次積分。在此期間，忽略DVALID pin。三次集成完成后，恢復(fù)正常的連續(xù)操作，并可檢索數(shù)據(jù)。

數(shù)據(jù)格式

串行輸出數(shù)據(jù)以偏移二進(jìn)制代碼的形式提供，如表4所示。配置寄存器中的格式位選擇輸出字中使用的位數(shù)。當(dāng)Format=1時(shí)，使用20位。當(dāng)Format=0時(shí)，低位四位被截?cái)啵虼酥皇褂?6位。注意，當(dāng)Format=0時(shí)，LSB的大小是原來的16倍。輸出中包含一個(gè)偏移量，以允許從限幅讀數(shù)中輸入稍負(fù)的輸入（例如，來自板泄漏的輸入）。此偏移約為正滿標(biāo)度的0.4%。

數(shù)據(jù)檢索

最后一次轉(zhuǎn)換的數(shù)據(jù)可在DVALID的下降沿檢索（見圖27和表5）。數(shù)據(jù)在數(shù)據(jù)時(shí)鐘DCLK的下降沿向外移動。

確保不要在CONV中檢索有關(guān)更改的數(shù)據(jù)，因?yàn)榇烁目赡軙朐胍簟ＭＯ略贑ONV轉(zhuǎn)變之前或之后，DCLK的活性至少為2μs。

設(shè)置格式bit=0（16位輸出字）可將檢索數(shù)據(jù)所需的時(shí)間減少20%，因?yàn)橐瞥龅奈桓佟＿@種技術(shù)可用于只需要16位分辨率的多通道系統(tǒng)。

（1）、最大負(fù)載為一個(gè)DDC264（典型4pF），附加負(fù)載為5pF。

級聯(lián)多個(gè)轉(zhuǎn)換器

在串行配置中可以連接多個(gè)DDC264設(shè)備；請參見圖28。

DOUT可與DIN一起使用，以菊花鏈多個(gè)DDC264設(shè)備在一起，以減少布線。在這種操作模式下，串行數(shù)據(jù)輸出通過多個(gè)DDC264進(jìn)行移位；見圖28。

圖29顯示了當(dāng)DIN輸入被用于菊花鏈幾個(gè)設(shè)備時(shí)的時(shí)序圖。表6給出了使用DIN進(jìn)行數(shù)據(jù)檢索的時(shí)序規(guī)范。

轉(zhuǎn)換前檢索

數(shù)據(jù)檢索應(yīng)該在CONV切換之前進(jìn)行。數(shù)據(jù)檢索在DVALID變低后很快開始，在CONV切換之前結(jié)束，如圖30所示。為了獲得最佳性能，數(shù)據(jù)檢索必須在CONV切換之前停止tSDCV。這種方法最適合于較長的積分時(shí)間。可用于回讀的最長時(shí)間為（tINT–tCMDR–tSDCV）。可以菊花鏈連接在一起的DDC264的最大數(shù)量（格式=1）為由式1計(jì)算：

注：（16×64）τDCLK用于格式=0，其中τDCLK是數(shù)據(jù)時(shí)鐘的周期。例如，如果tINT=1000μs且DCLK=20MHz，則格式為1的DDC264的最大數(shù)量如所示公式2：

（或14 DDC264s格式=0）

轉(zhuǎn)換開關(guān)后檢索

對于較短的集成時(shí)間，如果數(shù)據(jù)檢索在CONV切換之后開始，而在新數(shù)據(jù)準(zhǔn)備好之前結(jié)束，則可以獲得更多的時(shí)間。數(shù)據(jù)檢索必須在CONV切換后等待tSDCV才能開始。關(guān)于這個(gè)計(jì)時(shí)的例子，請參見圖31順序。那個(gè)可用于檢索的最長時(shí)間為tDR–（tSDCV+tHDDODV），與色調(diào)無關(guān)。可以菊花鏈連接在一起的DDC264的最大數(shù)量（格式=1）由公式3計(jì)算：

注：（16×64）τDCLK表示格式=0。

對于DCLK=20MHz，DDC264的最大數(shù)量為4（對于格式=0，則為5）。

轉(zhuǎn)換前后檢索切換

對于數(shù)據(jù)檢索的絕對最大時(shí)間，可以在CONV之前和之后檢索數(shù)據(jù)切換。差不多了所有色調(diào)可用于數(shù)據(jù)檢索。圖32說明了如何通過結(jié)合前兩種方法來完成此過程。如前所述，在轉(zhuǎn)換切換期間暫停檢索以防止數(shù)字噪聲，并在下一個(gè)數(shù)據(jù)準(zhǔn)備就緒之前完成。可以菊花鏈連接在一起的DDC264的最大數(shù)量為：

注：（16×64）τDCLK用于格式=0。

對于tINT=400μs和DCLK=20MHz，DDC264s的最大數(shù)量為6（對于Format=0，則為7）。

配置寄存器

讀寫操作

配置寄存器必須在通電或設(shè)備復(fù)位后進(jìn)行編程。DIN_CFG、CLK_CFG和RESET引腳用于寫入該寄存器。當(dāng)開始寫入操作時(shí)，保持CONV low和選通復(fù)位；參見圖33。然后開始轉(zhuǎn)移DIN上的配置數(shù)據(jù)_配置數(shù)據(jù)先寫入配置寄存器的最高有效位。數(shù)據(jù)被內(nèi)部鎖存在CLK_CFG的下降沿。不允許對配置寄存器進(jìn)行部分寫入。請確保在更新寄存器時(shí)發(fā)送所有16位。

配置寄存器的可選讀回在寫入后立即可用順序。期間回讀，320'0's，然后16位配置數(shù)據(jù)后跟4位修訂ID和檢查模式在DCLK上升邊緣的DOUT引腳上向外移動。檢查模式可用于檢查或驗(yàn)證DOUT功能。

注：Format=1時(shí)，校驗(yàn)?zāi)Ｊ綖?00位，只有最后72位非零。對于每個(gè)DDC264，此輸出序列重復(fù)兩次，配置回讀支持菊花鏈。表8顯示了讀回期間的檢查模式配置。表9顯示了配置寄存器讀寫操作的計(jì)時(shí)。選通變壓器開始正常運(yùn)行。

布局

電源和接地

AVDD和DVD都應(yīng)盡可能安靜。消除與DDC264操作不同步的AVDD噪聲尤為重要。圖34說明了如何為DDC264供電。每個(gè)DDC264在AVDD和DVD上都有內(nèi)部旁路電容器；因此，通常需要的唯一外部旁路電容器是10μF陶瓷電容器，每個(gè)PCB一個(gè)。建議將模擬和數(shù)字接地（AGND和DGND）連接到PCB上的單個(gè)接地平面。

屏蔽模擬信號通路

與任何精密電路一樣，精心的PCB布局確保了最佳性能。必須進(jìn)行短距離直接互連，避免雜散布線電容，尤其是在模擬輸入引腳和QGND處。模擬輸入管腳具有高阻抗，對外界噪聲極為敏感。QGND引腳應(yīng)被視為敏感的模擬信號，并通過適當(dāng)?shù)钠帘沃苯舆B接到電源接地。如果不進(jìn)行屏蔽，PCB線路之間的泄漏電流可能超過DDC264的輸入偏置電流。數(shù)字信號應(yīng)盡可能遠(yuǎn)離PCB上的模擬輸入信號。

通電順序

在設(shè)備通電之前，所有的數(shù)字和模擬輸入必須是低的。在通電時(shí)，所有這些信號都應(yīng)該保持在較低的水平，直到電源穩(wěn)定下來，如圖35所示。模擬電源必須在數(shù)字電源之前或同時(shí)啟動。此時(shí)，開始向CLK引腳提供主時(shí)鐘信號。等待時(shí)間t或，然后給出復(fù)位脈沖。釋放復(fù)位后，必須寫入配置寄存器。表11顯示了通電順序的計(jì)時(shí)。

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