特征

•14位雙傳輸數(shù)模轉(zhuǎn)換器（DAC）

•200 MSPS更新率

•單電源：3.0 V至3.6 V

•高無雜散動態(tài)范圍（SFDR）：5 MHz時為84 dBc

•高三階雙音互調(diào)（IMD3）：在15.1 MHz和16.1 MHz時為79 dBc

•WCDMA相鄰信道泄漏率（ACLR）：基帶78 dB

•WCDMA ACLR:30.72 MHz時為73 dB

•獨立或單電阻增益控制

•雙數(shù)據(jù)或交叉數(shù)據(jù)

•片上1.2-V基準(zhǔn)

•低功率：330兆瓦

•斷電模式：9 mW

•包裝：48針薄方形扁平封裝（TQFP）

應(yīng)用

•蜂窩基站收發(fā)站發(fā)射信道

–CDMA:W-CDMA、CDMA2000、IS-95

–TDMA:GSM、IS-136、EDGE/UWC-136

•醫(yī)療/測試儀器

•任意波形發(fā)生器（ARB）

•直接數(shù)字合成（DDS）

•電纜調(diào)制解調(diào)器終端系統(tǒng)（CMTS）

說明

DAC5672是一個單片、雙通道、14位、高速DAC，帶有片內(nèi)基準(zhǔn)電壓。

DAC5672的更新率高達(dá)200毫秒/秒，具有卓越的動態(tài)性能、高增益和偏移匹配特性，適合于I/Q基帶或直接中頻通信應(yīng)用。

每個DAC具有高阻抗、差分電流輸出，適用于單端或差分模擬輸出配置。外部電阻器允許單獨或一起縮放每個DAC的滿標(biāo)度輸出電流，通常在2 mA和20 mA之間。精確的片內(nèi)基準(zhǔn)電壓經(jīng)過溫度補(bǔ)償，并提供穩(wěn)定的1.2V參考電壓。或者，可以使用外部參照。

DAC5672有兩個14位并行輸入端口，帶有單獨的時鐘和數(shù)據(jù)鎖存器。為了提高靈活性，當(dāng)在交織模式下工作時，DAC5672還支持在一個端口上為每個DAC復(fù)用數(shù)據(jù)。

DAC5672專門設(shè)計用于帶有50Ω雙端接負(fù)載的差動變壓器耦合輸出。對于20毫安滿標(biāo)度輸出電流，支持4:1阻抗比（產(chǎn)生4 dBm輸出功率）和1:1阻抗比變壓器（–2 dBm輸出功率）。

DAC5672采用48針TQFP封裝。系列成員之間的引腳兼容性提供12位（DAC5662）和14位（DAC5672）分辨率。此外，DAC5672與DAC2904和AD9767雙DAC引腳兼容。該裝置的特點是可在-40°C至85°C的工業(yè)溫度范圍內(nèi)工作。

功能框圖

典型特征

數(shù)字輸入和定時

數(shù)字輸入

DAC5672的數(shù)據(jù)輸入端口接受標(biāo)準(zhǔn)的正編碼，數(shù)據(jù)位DA13和DB13是最高有效位（MSB）。轉(zhuǎn)換器輸出支持高達(dá)200毫秒/秒的時鐘速率。最佳性能通常是通過對稱的寫入和時鐘占空比實現(xiàn)的；但是，只要滿足定時規(guī)范，占空比可能會變化。類似地，設(shè)置和保持時間可以在其指定的限制內(nèi)選擇。

DAC5672的所有數(shù)字輸入都與CMOS兼容。圖17和圖18顯示了DAC5672的等效CMOS數(shù)字輸入的示意圖。14位數(shù)字?jǐn)?shù)據(jù)輸入遵循偏移正二進(jìn)制編碼方案。DAC5672設(shè)計用于使用數(shù)字電源（DVD）

輸入接口

DAC5672具有模式引腳選擇的兩種工作模式，如下表所示：

•對于雙總線輸入模式，該設(shè)備基本上由兩個獨立的DAC組成。每個DAC都有自己獨立的數(shù)據(jù)輸入總線、時鐘輸入和數(shù)據(jù)寫入信號（數(shù)據(jù)鎖存）。

•在單總線交叉模式下，數(shù)據(jù)必須在A通道輸入總線上交叉顯示。此模式下不使用B通道輸入總線。時鐘和寫入輸入現(xiàn)在由兩個DAC共享。

雙總線數(shù)據(jù)接口和定時

在雙總線模式下，模式引腳連接到DVD。DAC5672內(nèi)的兩個轉(zhuǎn)換器通道由兩個獨立的14位并行數(shù)據(jù)端口組成。每個DAC通道由其自己的一組寫入（WRTA、WRTB）和時鐘（CLKA、CLKB）線控制。WRTA/B線控制信道輸入鎖存器，CLKA/B線控制DAC鎖存器。數(shù)據(jù)首先由WRTA/B線的上升沿加載到輸入鎖存器中。

內(nèi)部數(shù)據(jù)傳輸需要正確的寫入和時鐘輸入序列，因為實際上兩個具有相同周期（但可能不同相位）的時鐘域被輸入到DAC5672。這是由時鐘上升沿和寫入上升沿之間的最小時間要求定義的輸入。這個本質(zhì)上意味著CLKA/B的上升沿必須同時出現(xiàn)或在WRTA/B信號上升沿之前出現(xiàn)。如果時鐘上升沿發(fā)生在寫入上升沿之后，則必須保持至少2 ns的延遲。注意，當(dāng)時鐘和寫入輸入被外部連接時，這些條件就滿足了。注意，所有的規(guī)格都是在WRTA/B和CLKA/B線路連接在一起的情況下測量的。

單總線交叉數(shù)據(jù)接口與時序

在單總線交錯模式下，模式引腳連接到DGND。圖20顯示了時序圖。在交錯模式下，A通道和B通道共享寫入輸入（WRTIQ）和更新時鐘（CLKIQ和內(nèi)部CLKDACIQ）。多路復(fù)用邏輯將A信道輸入總線上的輸入字定向到A信道輸入鎖存器（SELECTIQ高）或B信道輸入鎖存器（SELECTIQ低）。當(dāng)SELECTIQ較高時，數(shù)據(jù)B信道鎖存器中的值通過再次向其輸入呈現(xiàn)鎖存器輸出數(shù)據(jù)來保持。當(dāng)SELECTIQ較低時，A通道鎖存器中的數(shù)據(jù)值通過向其輸入顯示鎖存器輸出數(shù)據(jù)來保持。

在交錯模式下，A通道輸入數(shù)據(jù)速率是DAC核心更新速率的兩倍。在雙總線模式下，保持寫入和時鐘輸入的正確順序很重要。邊緣觸發(fā)觸發(fā)器將A通道和B通道輸入字鎖定在寫入輸入（WRTIQ）的上升沿。該數(shù)據(jù)顯示在寫入輸入的以下下降沿上的A 和B-DAC鎖存器。在將DAC5672時鐘輸入呈現(xiàn)給DAC鎖存器之前，將其除以系數(shù)2。

A通道和B通道數(shù)據(jù)的正確配對由RESETIQ完成。在交錯模式下，時鐘輸入CLKIQ被二除，這將轉(zhuǎn)化為CLKIQ和CLKDACIQ上升沿之間的非確定性關(guān)系。然而，RESETIQ確保CLKDACIQ上升沿相對于DAC鎖存器輸入處的數(shù)據(jù)的正確位置被確定。當(dāng)RESETIQ高時，CLKDACIQ被禁用（低）。

申請信息

操作理論

DAC5672的體系結(jié)構(gòu)使用電流控制技術(shù)來實現(xiàn)快速切換和高更新率。單片DAC中的核心元件是一個分段電流源陣列，設(shè)計用于提供高達(dá)20毫安的滿量程輸出電流。內(nèi)部解碼器在每次DAC更新時尋址差分電流開關(guān)，并通過將所有電流轉(zhuǎn)向輸出求和節(jié)點IOUT1或IOUT2形成相應(yīng)的輸出電流。與單端操作相比，互補(bǔ)輸出提供差分輸出信號，通過減少偶數(shù)次諧波、共模信號（噪聲）和將峰值到峰值輸出信號擺幅增加兩倍來改善動態(tài)性能。

分段結(jié)構(gòu)顯著降低了故障能量，提高了動態(tài)性能（SFDR）和DNL。電流輸出保持一個非常高的輸出阻抗大于300 kΩ。

當(dāng)引腳42（GSET）為高（同步增益設(shè)置模式）時，兩個DAC的滿標(biāo)度輸出電流由內(nèi)部參考電壓（1.2 V）和連接到BIASJđA的外部電阻器（RSET）的比率決定。當(dāng)GSET低（獨立增益設(shè)置模式），每個DAC的滿標(biāo)度輸出電流由內(nèi)部參考電壓（1.2 V）和連接到BIASJ_A和BIASJ_B的獨立外部電阻器（RSET）的比率決定。所得IREF在內(nèi)部乘以系數(shù)32，以產(chǎn)生有效的DAC輸出電流，范圍為2 mA至20 mA，取決于RSET的值。

DAC5672分為數(shù)字和模擬兩部分，每一部分都通過自己的電源供電別針。那個數(shù)字部分包括邊緣觸發(fā)的輸入鎖存和解碼邏輯，而模擬部分則包括模擬部分包括電流源陣列及其相關(guān)開關(guān)和參考電路。

DAC傳遞函數(shù)

DAC5672中的每個DAC都有一組互補(bǔ)電流輸出，IOUT1和IOUT2。滿標(biāo)度輸出電流IOUTFS是兩個互補(bǔ)輸出電流的總和：

單個輸出電流取決于DAC代碼，可以表示為：

其中Code是DAC數(shù)據(jù)輸入字的十進(jìn)制表示。此外，IOUTFS是參考電流IREF的函數(shù)，它由參考電壓和外部設(shè)置電阻（RSET）決定。

在大多數(shù)情況下，互補(bǔ)輸出驅(qū)動電阻負(fù)載或終端變壓器。每個輸出端的信號電壓根據(jù)：

負(fù)載電阻值受DAC5672輸出符合性規(guī)范的限制。為保持規(guī)定的線性性能，IOUT1和IOUT2的電壓不得超過最大允許的合規(guī)范圍。

總差分輸出電壓為：

模擬輸出

DAC5672提供兩個互補(bǔ)電流輸出，IOUT1和IOUT2。表示差分拓?fù)涞哪M輸出級的簡化電路如圖21所示。IOUT1和IOUT2的輸出阻抗由差分開關(guān)、電流源和相關(guān)寄生電容并聯(lián)組合而成。

可能在兩個輸出端IOUT1和IOUT2處產(chǎn)生的信號電壓擺幅受到正負(fù)合規(guī)性的限制。負(fù)極限-1V是由CMOS工藝的擊穿電壓給出的，超過該限值會損害DAC5672的可靠性（甚至?xí)斐捎谰眯該p壞）。當(dāng)滿標(biāo)度輸出設(shè)置為20毫安時，正合規(guī)性等于1.2伏。請注意，對于選定的輸出電流IOUTFS=2毫安，合規(guī)范圍減小到約1伏。必須注意，DAC5672的配置不超過合規(guī)范圍，以避免失真性能和積分線性度的退化。

最佳失真性能通常在最大滿標(biāo)度輸出信號限制在約0.5vpp的情況下實現(xiàn)。50Ω雙端接負(fù)載和20 mA滿標(biāo)度輸出電流的情況就是這樣。通過選擇合適的變壓器，同時保持IOUT1和IOUT2的最佳電壓水平，各種負(fù)載都可以適應(yīng)DAC5672的輸出。此外，將差分輸出配置與變壓器結(jié)合使用有助于獲得優(yōu)良的失真性能。共模誤差，如偶數(shù)次諧波或噪聲，可以大大減少。在高輸出頻率的情況下尤其如此。

對于需要最佳失真和噪聲性能的應(yīng)用，建議選擇20毫安的滿標(biāo)度輸出。對于需要低功耗的應(yīng)用，可以考慮2毫安的較低滿量程范圍，但可以容忍性能水平的輕微降低。

輸出配置

DAC5672的電流輸出允許多種配置。如前所述，利用轉(zhuǎn)換器的差分輸出產(chǎn)生最佳的動態(tài)性能。這種差分輸出電路可以由RF變壓器或差分放大器配置組成。變壓器配置是交流耦合的大多數(shù)應(yīng)用的理想配置，而運(yùn)算放大器適用于直流耦合配置。

對于需要單極輸出電壓的應(yīng)用，可以考慮單端配置。將一個電阻從任一個輸出端接地，將輸出電流轉(zhuǎn)換為一個接地參考電壓信號。為了通過保持虛擬接地來改善直流線性，可以考慮I-To-V或運(yùn)放配置。

變壓器差動

使用射頻變壓器提供了一種將差分輸出信號轉(zhuǎn)換為單端信號的方便方法，同時實現(xiàn)了優(yōu)異的動態(tài)性能。必須根據(jù)輸出頻譜和阻抗要求仔細(xì)選擇合適的變壓器。

差分變壓器配置的優(yōu)點是顯著減少共模信號，從而改善在較寬頻率范圍內(nèi)的動態(tài)性能。此外，通過選擇合適的阻抗比（繞組比），變壓器可以提供最佳的阻抗匹配，同時控制轉(zhuǎn)換器輸出的合規(guī)電壓。

圖22和圖23顯示了阻抗比分別為1:1和4:1的50Ω雙端接變壓器配置。注意，變壓器一次輸入的中心抽頭必須接地，以啟用直流電流。施加20毫安滿標(biāo)度輸出電流將導(dǎo)致1:1變壓器的0.5-VPP輸出和4:1變壓器的1-VPP輸出。一般來說，1:1變壓器配置的輸出失真稍好，但4:1變壓器的輸出功率將高出6dB。

單端配置

圖24顯示了單端輸出配置，其中輸出電流IOUT1流入25Ω的等效負(fù)載電阻。節(jié)點IOUT2必須連接到AGND，或者用25Ω的電阻器連接到AGND。當(dāng)施加20毫安滿標(biāo)度輸出電流時，25Ω的額定電阻負(fù)載產(chǎn)生1vpp的差分輸出擺幅。

參考操作

內(nèi)部參考

DAC5672有一個片上參考電路，該電路包括1.2V帶隙基準(zhǔn)和兩個控制放大器，每個DAC一個。DAC5672的滿標(biāo)度輸出電流IOUTFS由參考電壓VREF和電阻器RSET的值決定。IOUTF可通過以下公式計算：

參考控制放大器作為一個V-I轉(zhuǎn)換器工作，產(chǎn)生一個參考電流IREF，IREF由VREF和RSET的比值決定（見等式9）。滿標(biāo)度輸出電流IOUTFS是由IREF乘以一個固定因子32得到的。

使用內(nèi)部參考時，2-kΩ電阻值可產(chǎn)生大約20 mA的滿標(biāo)度輸出。應(yīng)考慮公差為1%或更高的電阻器。選擇更高的值，輸出電流可以從20毫安調(diào)整到2毫安。出于降低總功耗、改善失真性能或觀察給定負(fù)載條件下的輸出順應(yīng)性電壓限制的原因，在低于20毫安的輸出電流下操作DAC5672可能是可取的。

建議使用0.1μF或更高的陶瓷芯片電容器繞過EXTIO引腳。控制放大器內(nèi)部補(bǔ)償，其小信號帶寬約為300 kHz。

外部參考

只需在EXTIO引腳上施加一個外部參考電壓，就可以禁用內(nèi)部基準(zhǔn)，在這種情況下，EXTIO引腳起到輸入的作用。對于需要更高精度和漂移性能或增加動態(tài)增益控制能力的應(yīng)用，可以考慮使用外部基準(zhǔn)。

雖然建議將0.1-μF電容器用于內(nèi)部基準(zhǔn)，但對于外部基準(zhǔn)操作，電容器是可選的。參考輸入EXTIO具有高輸入阻抗（1 MΩ），可以很容易地由各種電源驅(qū)動。注意，外部基準(zhǔn)的電壓范圍必須保持在參考輸入的符合性范圍內(nèi)。

增益設(shè)置選項

DAC5672上的滿標(biāo)度輸出電流可以通過兩種方式設(shè)置：單獨為兩個DAC通道中的每一個通道設(shè)置，或者同時為兩個通道設(shè)置。對于獨立增益設(shè)置模式，GSET引腳（引腳42）必須低（即，連接到AGND）。在這種模式下，需要兩個外部電阻器-一個RSET連接到BIASJ U A引腳（引腳44），另一個連接到BIASJ U B引腳（引腳41）。在這種配置中，用戶能夠靈活地獨立地設(shè)置和調(diào)整每個DAC的滿標(biāo)度輸出電流，允許補(bǔ)償發(fā)射信號路徑內(nèi)其他地方可能的增益不匹配。

或者，使GSET引腳高（即，連接到AVDD），DAC5672切換到同步增益設(shè)置模式。現(xiàn)在，兩個DAC通道的滿標(biāo)度輸出電流僅由一個連接到BIASJ U A引腳的外部RSET電阻器決定。BIASJ_B引腳處的電阻器可以被移除；但是，這不是必需的，因為該引腳在這種模式下不起作用，并且電阻器對增益方程沒有影響。

睡眠模式

DAC5672具有斷電功能，如果不存在時鐘，可以在指定的電源范圍內(nèi)將總電源電流降低至約3.1 mA。在休眠引腳上應(yīng)用邏輯高啟動掉電模式，而邏輯低啟用正常操作。當(dāng)保持不連接時，內(nèi)部有源下拉電路可使轉(zhuǎn)換器正常工作。

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